CN118131853B - 一种用于带隙基准状态判断的低压检测保护电路 - Google Patents
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Abstract
本发明公开一种用于带隙基准状态判断的低压检测保护电路,属于集成电路领域。PMOS管MP1、PMOS管MP2、PMOS管MP3、PMOS管MP4、PMOS管MP6构成PMOS输入输出器件,PMOS管MP5为PMOS核心器件,NMOS管MN1、NMOS管MN2构成NMOS输入输出器件;通过利用核心器件较低的导通阈值电压特性,该电路能够允许带隙基准在较低的电源电压环境下正常工作,并及时准确判断出实时电源电压是否使带隙基准已经稳定工作。本发明首先利用核心器件的低导通阈值电压实现了在低压条件下对于带隙基准工作状态的及时准确判断,再利用另一路耐压输入输出器件检测通路完成对核心器件进行保护以及对于带隙基准工作状态判断的维持。
Description
技术领域
本发明涉及集成电路技术领域,特别涉及一种用于带隙基准状态判断的低压检测保护电路。
背景技术
带隙基准电路被广泛应用于模拟和混合集成电路中作为基准电压的来源,其中一个重要应用是提供上电复位电路(POR,Power-on-reset)的比较参考电压。
在上电过程中随着电源电压的升高并达到一定值时,带隙基准电路将会稳定工作,而此时则会需要用到一种检测电路来判断带隙基准是否处于正常工作状态。为了使带隙基准电路能够在更低的电源电压环境下正常工作,通常会在带隙基准电路中利用到核心器件(Core Device)相较于输入输出器件(IO Device)更低的电压阈值特性,但是核心器件的弊端是无法承受过高的电压,因此在带隙基准状态判断的检测电路中使用到核心器件时需要加入额外的保护电路。
发明内容
本发明的目的在于提供一种用于带隙基准状态判断的低压检测保护电路,以解决背景技术中的问题。
为解决上述技术问题,本发明提供了一种用于带隙基准状态判断的低压检测保护电路,包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、晶体管和或门;
第一PMOS管的源端和衬底均接电源电压VDD,第一PMOS管的漏端接晶体管的发射极,晶体管的基极和集电极均接公共地VSS;
第二PMOS管的源端和衬底均接电源电压VDD,第二PMOS管的漏端接第四PMOS管的源端,第四PMOS管的衬底接电源电压VDD,第四PMOS管的漏端同时接第五PMOS管的源端和衬底,第五PMOS管的栅端接第一PMOS管的漏端,第五PMOS管的漏端接第一NMOS管的漏端;第一NMOS管的源端和衬底均接公共地VSS;
第三PMOS管的源端和衬底均接电源电压VDD,第三PMOS管的漏端接第六PMOS管的源端,第六PMOS管的衬底接电源电压VDD,第六PMOS管的栅端接晶体管的发射极,第六PMOS管的漏端同时接第四PMOS管的栅端、或门的第一输入端和第二NMOS管的漏端;第二NMOS管的源端和衬底均接公共地VSS;或门的第二输入端接第一NMOS管的漏端,或门的输出端输出判断节点BG_OK。
在一种实施方式中,所述第一PMOS管的栅端、所述第二PMOS管的栅端、所述第三PMOS管的栅端均连接VBP;所述第一NMOS管和所述第二NMOS管的栅端均连接VBN;其中,VBP,VBN为由带隙基准产生的电流经过电流镜而形成的偏置控制电压,用于在相应支路产生一个固定的电流偏置。
在一种实施方式中,所述晶体管为与带隙基准相匹配的BJT器件。
本发明提供的一种用于带隙基准状态判断的低压检测保护电路,首先利用核心器件的低导通阈值电压实现带隙基准在较低电源电压条件下的正常工作及状态判断,而接下来当电源电压继续升高,再利用另一路耐压输入输出器件检测通路来再次维持对带隙基准状态的判断,并切断核心器件检测通路来达到对核心器件的保护,因而得以同时实现了低压检测和保护的效果。
附图说明
图1是本发明提供的一种用于带隙基准状态判断的低压检测保护电路结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种用于带隙基准状态判断的低压检测保护电路作进一步详细说明。根据下面说明,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供一种低压检测保护电路,用于带隙基准状态判断。所述低压检测保护电路的结构如图1所示,包括PMOS管MP1~MP6、NMOS管MN1~MN2、晶体管T1、和或门OR。PMOS管MP1的源端和衬底均接电源电压VDD,PMOS管MP1的漏端接晶体管T1的发射极,晶体管T1的基极和集电极均接公共地VSS;PMOS管MP2的源端和衬底均接电源电压VDD,PMOS管MP2的漏端接PMOS管MP4的源端,PMOS管MP4的衬底接电源电压VDD,PMOS管MP4的漏端同时接PMOS管MP5的源端和衬底,PMOS管MP5的栅端接PMOS管MP1的漏端,PMOS管MP5的漏端接NMOS管MN1的漏端;NMOS管MN1的源端和衬底均接公共地VSS;PMOS管MP3的源端和衬底均接电源电压VDD,PMOS管MP3的漏端接PMOS管MP6的源端,PMOS管MP6的衬底接电源电压VDD,PMOS管MP6的栅端接晶体管T1的发射极,PMOS管MP6的漏端同时接PMOS管MP4的栅端、或门OR的第一输入端和NMOS管MN2的漏端;NMOS管MN2的源端和衬底均接公共地VSS;或门OR的第二输入端接NMOS管MN1的漏端,或门OR的输出端输出判断节点BG_OK;PMOS管MP1~MP3的栅端均连接VBP、NMOS管MN1~MN2的栅端均连接VBN;其中,VBP,VBN为由带隙基准产生的电流经过电流镜而形成的偏置控制电压,用于在相应支路产生一个固定的电流偏置。
其中VDD为电路工作时所提供的电源电压,VSS为电路工作时的公共地,PMOS管MP1、PMOS管MP2、PMOS管MP3、PMOS管MP4、PMOS管MP6构成PMOS输入输出器件,PMOS管MP5为PMOS核心器件,NMOS管MN1、NMOS管MN2构成NMOS输入输出器件,晶体管T1为与带隙基准相匹配的BJT器件。NMOS管MN1,NMOS管MN2工作在饱和区时受到VBN在栅端控制得到偏置电流为I,PMOS管MP1,PMOS管MP2,PMOS管MP3工作在饱和区时受到VBP在栅端控制得到偏置电流为2I。在上电过程中,随着电源电压上升,PMOS管MP2,PMOS管MP3会逐渐导通并通过更大的电流,从而将输出判断节点BG_OK拉至高电平。该电路在电源电压爬升时会经历三种工作状态,具体描述如下:
VDD<T1阈值电压 +MP5阈值电压。
此时,PMOS管MP5,PMOS管MP6的栅源电压都小于各自导通所需的阈值电压,PMOS管MP5和PMOS管MP6都处于关断状态,其漏端电压都处于低电平,因此输出判断节点BG_OK也处于低电平状态。
T1阈值电压 +MP5阈值电压<VDD<T1阈值电压 +MP6阈值电压。
此时,PMOS管MP6的栅源电压小于导通所需的阈值电压,PMOS管MP6处于关断状态,其漏端电压处于低电平,PMOS管MP4导通;随着VDD的升高,由于核心器件更低的电压阈值特性,PMOS管MP5会首先开始导通,将其漏端电压拉高至高电平,输出判断节点BG_OK也会因此拉高至高电平。
VDD>T1阈值电压 +MP6阈值电压。
此时,PMOS管MP6的栅源电压大于导通所需的阈值电压,随着VDD的升高,PMOS管MP6也逐渐开始导通并将其漏端电压拉高至高电平,此时PMOS管MP4将关断,避免了PMOS管MP5连接至过高的电源电压,同时PMOS管MP6高电平的漏端电压也会继续维持输出判断节点BG_OK的高电平状态。
在上电过程中随着电源电压的升高并达到一定值时,带隙基准电路将会稳定工作,而此时则会需要用到一种检测电路来及时判断带隙基准是否处于正常工作状态。通过利用核心器件较低的导通阈值电压特性,该电路能够允许带隙基准在较低的电源电压环境下正常工作,并及时准确判断出实时电源电压是否使带隙基准已经稳定工作;此外,当电源电压持续升高时,PMOS管MP6侧检测通路会开始工作对输出指示信号BG_OK进行判决和维持,并会通过关断PMOS管MP4来实现对于核心器件PMOS管MP5的保护功能。综上,本发明首先利用核心器件的低导通阈值电压实现了在低压条件下对于带隙基准工作状态的及时准确判断,再利用另一路耐压输入输出器件检测通路完成对核心器件进行保护以及对于带隙基准工作状态判断的维持。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (3)
1.一种用于带隙基准状态判断的低压检测保护电路,其特征在于,包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、晶体管和或门;
第一PMOS管的源端和衬底均接电源电压VDD,第一PMOS管的漏端接晶体管的发射极,晶体管的基极和集电极均接公共地VSS;
第二PMOS管的源端和衬底均接电源电压VDD,第二PMOS管的漏端接第四PMOS管的源端,第四PMOS管的衬底接电源电压VDD,第四PMOS管的漏端同时接第五PMOS管的源端和衬底,第五PMOS管的栅端接第一PMOS管的漏端,第五PMOS管的漏端接第一NMOS管的漏端;第一NMOS管的源端和衬底均接公共地VSS;
第三PMOS管的源端和衬底均接电源电压VDD,第三PMOS管的漏端接第六PMOS管的源端,第六PMOS管的衬底接电源电压VDD,第六PMOS管的栅端接晶体管的发射极,第六PMOS管的漏端同时接第四PMOS管的栅端、或门的第一输入端和第二NMOS管的漏端;第二NMOS管的源端和衬底均接公共地VSS;或门的第二输入端接第一NMOS管的漏端,或门的输出端输出判断节点BG_OK。
2.如权利要求1所述的用于带隙基准状态判断的低压检测保护电路,其特征在于,所述第一PMOS管的栅端、所述第二PMOS管的栅端、所述第三PMOS管的栅端均连接VBP;所述第一NMOS管和所述第二NMOS管的栅端均连接VBN;其中,VBP,VBN为由带隙基准产生的电流经过电流镜而形成的偏置控制电压,用于在相应支路产生一个固定的电流偏置。
3.如权利要求1所述的用于带隙基准状态判断的低压检测保护电路,其特征在于,所述晶体管为与带隙基准相匹配的BJT器件。
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