CN212009547U - 一种ad芯片验证系统 - Google Patents
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Abstract
本实用新型涉及一种AD芯片验证系统，包括上位机及与其连接的芯片载板、数据采集板，数据采集板上设有FPGA核心板，FPGA核心板设置前后两个FIFO、DDR控制模块及USB控制模块，芯片载板上设置ADC模块及被测芯片，通过前后两个FIFO，将ADC模块、DDR控制模块、USB控制模块相隔离；上位机与FPGA核心板之间还设有采集分析设备，FPGA核心板对被测芯片进行控制，上位机对FPGA核心板上传的数据进行计算、分析；ADC模块及FPGA核心板均设有电源模块、时钟模块及转换插座；上位机通过GPIB连接理想信号源的输入端，理想信号源的输出端连接ADC模块的输入端。本实用新型的优点是，具备验证的完整性、高效性，通过快速、完整的覆盖性验证AD芯片的各项指标。
Description
技术领域
本实用新型属于芯片验证技术领域，具体涉及一种AD芯片验证系统。
背景技术
目前，随着通信技术、计算机技术和微电子技术的高速发展，高分辨率AD芯片已经成为现代先进高速电子设备、电子系统不可缺失的重要组成部分。AD芯片如何满足用户需求及数据手册中各项指标的正确性除了制造厂家特有的机台外，使用方很难通过其他手段验证所选用的器件指标是否符合真实应用环境的要求，对于设计选型的要求及对芯片的了解起到了强烈的阻碍作用，增加了应用人员对芯片使用的难度。
实用新型内容
本实用新型的目的是解决上述问题，提供一种AD芯片验证系统，具备验证的完整性、高效性，通过快速、完整的覆盖性验证AD芯片的各项指标。
为实现上述目的，本实用新型提供如下技术方案：
一种AD芯片验证系统，包括上位机及与其连接的芯片载板、数据采集板，所述数据采集板上设有FPGA核心板，所述FPGA核心板设置前后两个FIFO、DDR控制模块及USB控制模块，所述芯片载板上设置ADC模块及被测芯片，通过前后两个FIFO，将ADC模块、DDR控制模块、USB控制模块相隔离；
所述上位机与FPGA核心板之间还设有采集分析设备，所述FPGA核心板对被测芯片进行控制，所述上位机对FPGA核心板上传的数据进行计算、分析。
进一步的，所述上位机与FPGA核心板通过USB接口连接。
进一步的，所述ADC模块及FPGA核心板均设有电源模块、时钟模块及转换插座。
进一步的，所述上位机通过GPIB连接理想信号源的输入端，所述理想信号源的输出端连接ADC模块的输入端。
进一步的，所述FPGA核心板采集及缓存的数据主要分为模拟数据、数字信号波行数据、电压、电流数据、结果数据。
进一步的，在数字信号获取阶段，由电路载板发送数据到上位机接口，上位机执行波形显示。
进一步的，所述FPGA核心板通过DDR3 SDRAM缓存测试数据。
与现有技术相比，本实用新型的有益效果在于：
本实用新型AD芯片验证系统通过外部输入激励源，达到AD芯片各功能指标的验证、测量及评估，所有测量指标由FPGA核心板处理后通过上位机显示最终的测量结果。提高了模数转化器测试系统的自动化水平，同时具有良好的操作性及可移植性，整个设计检点、合理性能稳定，充分体现出该测试系统设计的完整性与可靠性，实现低成本、高可靠性的数模转换器的计算机辅助测试。
附图说明
为了更清楚地说明本实用新型实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是为了更清楚地说明本实用新型实施例或现有技术中的技术方案，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型的系统总体构架图；
图2为本实用新型的系统数据流功能模块框图；
图3为本实用新型的系统工作流程图；
图中：1-上位机，2-FPGA核心板，3-ADC模块，4-被测芯片，5-电源模块，6-时钟模块，7-转换插座，8-理想信号源。
具体实施方式
为了使本领域技术人员更好地理解本实用新型的技术方案能予以实施，下面结合具体实施例对本实用新型作进一步说明，但所举实施例只作为对本实用新型的说明，不作为对本实用新型的限定。
如图1-3所示的一种AD芯片验证系统，用于测试AD芯片测试系统的自动化水平，同时具有良好的操作性及可移植性，整个设计检点、合理性能稳定，克服现有技术的不足，通过外部输入激励源，达到AD芯片各功能指标的验证、测量及评估，所有测量指标由FPGA核心板2处理后通过上位机1显示最终的测量结果。
本实用新型所采用的技术方案是根据详细规范进行外围供电设计，并根据被测试的AD芯片功能，通过上位机1界面设定，将设定好的参数通过USB口下发到FPGA核心板2。
FPGA核心板2主要功能包括以下两个部分：
1)各个控制命令的下发以及握手确认；
2)对ADC模块3转换完成的数据进行回读。
FPGA核心板2通过DDR3 SDRAM缓存测试数据，通过前后两个FIFO，将ADC模块3、DDR控制模块、USB控制模块相隔离。ADC模块3采样并缓存64K个数字量到DDR3 SDRAM。前级FIFO缓存将16位数字量数据转换为128位格式缓存到DDR中。
USB接口的具体工作方式为：
上位机1通过EP4发送20字节的控制命令，FPGA核心板2从EP4缓冲区读取并解析，产生相应的动作，同时通过EP8将握手信号返回；当接收到读取ADC转换数据的命令时，上位机1通过EP6端点将缓存的数据读取至上位机1。
上位机1主要包括器件信息、电源设置、仪器设置、存储设置、静态测试项、动态测试项、波形设置。
器件信息：设置AD精度、数据采样率、连接设备资源、以及连接功能，主要是向下位机发送初始化的配置信息，完成系统功能的准备工作。
电源设置：电源设置包括获取电路的输入电压和电流，通过程控电源调节电路的输入电压和电流，满足实时变化电路供电电压的功能。
仪器设置：包括输入仪器和输出仪器的接入和数据的交互，相关的仪器包括可编程电源、数字万用表、波形发生器、直流功率分析仪、数字存储示波器。
存储设置：包括波形的保存和指标数据的保存导出到文件，预留导入功能区域。
波形设置：包括波形的采样设置和显示内容和方式设置。静态测试项：显示计算出的电路静态测试指标项内容。
动态测试项：显示计算出的电路的动态测试指标项内容。
如图1，本验证系统的设计主要是根据现阶段的芯片自主可控专项设计，提高国产器件在各型号的应用程度，根据芯片手册开展器件的应用验证工作，通过FPGA核心板2对芯片进行控制、数据采集、缓冲，并通过USB接口将数据上传至上位机1，上位机1再对数据进行计算、分析的测试系统。
如图2，系统数据流程设计遵循单向、无交叉设计思想，数据的产生、传递、分析、存储、释放形成科学合理的闭合回路。数据主要分为模拟数据、数字信号波行数据、电压、电流数据、结果数据等，这些数据中需要显示的必要在界面布局中设计进去。
系统工作流程如图3：系统的功能流程基本符合系统界面功能模块的对应一致性。
系统准备阶段检查与仪器和下位机连接接口，测试连通性；
初始化阶段下发电路配置信息到测试载板进行数据准备初始化；
调节相关仪器设备，下发配置参数和开始指令，开始波形模拟输入到被测板；
数字信号获取阶段由电路载板发送数据到上位机1接口，上位机1执行波形显示；
波形分析计算以及仪器数据分析计算，将计算结果输出到显示界面；数据结果及波形通过配置可保存到文件(数据库)，同时考虑离线回放；
系统通过停止事件或异常输出信号触发，终止运行。
本验证系统的设计，提高了模数转化器测试系统的自动化水平，同时具有良好的操作性及可移植性，整个设计检点、合理性能稳定，充分体现出该测试系统设计的完整性与可靠性，实现低成本、高可靠性的数模转换器的计算机辅助测试。
本实用新型中未做详细描述的内容均为现有技术。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (7)
1.一种AD芯片验证系统，其特征在于，包括上位机(1)及与其连接的芯片载板、数据采集板，所述数据采集板上设有FPGA核心板(2)，所述FPGA核心板(2)设置前后两个FIFO、DDR控制模块及USB控制模块，所述芯片载板上设置ADC模块(3)及被测芯片(4)，通过前后两个FIFO，将ADC模块(3)、DDR控制模块、USB控制模块相隔离；
所述上位机(1)与FPGA核心板(2)之间还设有采集分析设备，所述FPGA核心板(2)对被测芯片(4)进行控制，所述上位机(1)对FPGA核心板(2)上传的数据进行计算、分析。
2.根据权利要求1所述的一种AD芯片验证系统，其特征在于，所述上位机(1)与FPGA核心板(2)通过USB接口连接。
3.根据权利要求1所述的一种AD芯片验证系统，其特征在于，所述ADC模块(3)及FPGA核心板(2)均设有电源模块(5)、时钟模块(6)及转换插座(7)。
4.根据权利要求1所述的一种AD芯片验证系统，其特征在于，所述上位机(1)通过GPIB连接理想信号源(8)的输入端，所述理想信号源(8)的输出端连接ADC模块(3)的输入端。
5.根据权利要求1所述的一种AD芯片验证系统，其特征在于，所述FPGA核心板(2)采集及缓存的数据主要分为模拟数据、数字信号波行数据、电压、电流数据、结果数据。
6.根据权利要求1所述的一种AD芯片验证系统，其特征在于，在数字信号获取阶段，由电路载板发送数据到上位机(1)接口，上位机(1)执行波形显示。
7.根据权利要求1至6任一项所述的一种AD芯片验证系统，其特征在于，所述FPGA核心板(2)通过DDR3 SDRAM缓存测试数据。
Priority Applications (1)
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|---|---|---|---|
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Publications (1)
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Country Status (1)
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2020
- 2020-03-12 CN CN202020299513.8U patent/CN212009547U/zh active Active
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