CN211454293U - 一种uart通讯电路 - Google Patents

Abstract

本实用新型涉及MCU设计技术领域，公开了一种UART通讯电路，包括位于MCU内部的UART通讯模块和GPIO接口模块，UART通讯模块与GPIO接口模块相互连接，UART通讯模块的输出电平经过GPIO接口模块调整后输出至外部的目标模块，以使MCU与目标模块在相同的电位进行UART通讯；本实用新型电路结构简单，成本低，不占空间，从而解决了现有解决方案存在的成本高和在集成度较高的MCU设计方案中无法布下元器件的问题。

Description

一种UART通讯电路

技术领域

本实用新型涉及MCU设计领域，具体涉及一种UART通讯电路。

背景技术

常规的单片机(MCU)设计，UART通讯模块2TX的输出电平受限于此引脚的GPIO接口模块1电平输出，高电平是为芯片VDD电压，VDD的电压值决定了GPIO接口模块1输出为1的电压值。但实际应用中，所连接的外设的工作电压有可能出现低于MCU VDD的情况。比如蓝牙或WIFI模块，其工作电压一般为3.3V。因此，若在电位不相同的两个芯片之间进行UART通讯，有可能出现低压端器件损坏，或通讯异常的情况。

解决此问题的常规设计有两种方式：

1、在MCU与WIFI模块之间增加电平转换IC。此种方案成本较高

2、在MCU与WIFI模块之间增加电平转换电路。

上述两种方案的缺点在于，一方面成本高，另一方面在集成度较高的MCU 设计方案中无法布下元器件。

实用新型内容

为了克服现有技术的不足，本实用新型的目的是提供一种UART通讯电路，无需外加IC或转换电路，电路结构简单，成本低，不占空间。

为了达到上述目的，本实用新型所采用的技术方案是：提供一种UART通讯电路，包括位于MCU内部的UART通讯模块和GPIO接口模块，所述UART 通讯模块与所述GPIO接口模块相互连接，所述UART通讯模块的输出电平经过所述GPIO接口模块调整后输出至外部的目标模块，以使所述MCU与所述目标模块在相同的电位进行UART通讯。

进一步地，所述GPIO接口模块包括接收单元、输出单元、接收端以及输出端，所述接收端用于将所述UART通讯模块发出的电平传送至所述接收单元，所述接收单元用于将所述电平进行处理后传送至所述输出单元，所述输出单元将所述接收单元处理后的所述电平进行调整，以使所述电平与所述目标模块的电平相同，所述输出端用于将所述输出单元调整后的所述电平输出至所述目标模块。

进一步地，所述接收单元包括第一非门和施密特触发器；所述施密特触发器的输出端与所述第一非门的输入端相连，所述施密特触发器的输入端与所述接收端相连，所述施密特触发器的使能信号端与所述MCU的使能信号相连，所述第一非门的输出端与所述输出单元相连，以将处理后的所述电平输入至所述输出单元。

进一步地，所述输出单元包括与非门、第二非门、第三非门、第一寄存器、第二寄存器、PMOS管以及NMOS管；所述与非门的第一输入端与所述MCU 的使能信号相连，所述与非门的第二输入端与所述MCU的寄存器输出信号相连，所述第一寄存器的引脚1与所述第二寄存器的引脚1相连，所述与非门的输出端与所述第一寄存器的引脚1相连，所述第二寄存器的引脚1与所述MCU 的寄存器输出信号相连，所述第一寄存器的引脚3与所述第二非门的输入端相连，所述第二非门的输出端与所述PMOS管的栅极相连，所述PMOS管的漏极接5V电源，所述PMOS管的源极与所述NMOS管的漏极的连接点与所述输出端相连，所述第二寄存器的引脚3与所述第三非门的输入端相连，所述第三非门的输出端与所述NMOS管的栅极相连，所述NMOS管源极接地。

进一步地，所述接收端为接口或接线端子或连接线。

进一步地，所述输出端为接口或接线端子或连接线。

进一步地，所述PMOS管为增强型。

进一步地，所述NMOS管为增强型。

与现有技术相比，本实用新型的有益效果在于，本实用新型提供的一种 UART通讯电路，采用与非门Y1和非门叠加的电路结构，使得UART通讯模块 2的输出电平经过GPIO接口模块1调整后输出至外部的目标模块3，从而使得 MCU与目标模块3在相同的电位进行通讯，电路结构简单，成本低，不占空间，从而解决了现有解决方案存在的成本高和在集成度较高的MCU设计方案中无法布下元器件的问题。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例提供的一种UART通讯电路的结构图。

图2是本实用新型实施例提供的一种UART通讯电路的接收单元电路图。

图3是本实用新型实施例提供的一种UART通讯电路的输出单元电路图。

图4是本实用新型实施例提供的一种UART通讯电路的应用示例图。

上述图中的标记为1、GPIO接口模块；11、接收单元；12、输出单元；13、接收端；14、输出端；2、UART通讯模块；3、目标模块；D1、第一非门；S1：施密特触发器；D2、第二非门；D3：第三非门；J1：第一寄存器；J2：第二寄存器；Y1：与非门；Q1：PMOS管；Q2：NMOS管。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

本实施例的附图中相同或相似的标号对应相同或相似的部件；在本实用新型的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

以下结合附图与具体实施例，对本实用新型的技术方案做详细的说明。

如图1至图4所示，为本实用新型提供的较佳实施例。

参照图1，本实施例提供的一种UART通讯电路，包括位于MCU内部的 UART通讯模块2和GPIO接口模块1，UART通讯模块2与GPIO接口模块1 相互连接，UART通讯模块2的输出电平经过GPIO接口模块1调整后输出至外部的目标模块3，以使MCU与目标模块3在相同的电位进行UART通讯。

上述技术方案提供的一种UART通讯电路，采用与非门Y1和非门叠加的电路结构，使得UART通讯模块2的输出电平经过GPIO接口模块1调整后输出至外部的目标模块3，从而使得MCU与目标模块3在相同的电位进行通讯，电路结构简单，成本低，不占空间，从而解决了现有解决方案存在的成本高和在集成度较高的MCU设计方案中无法布下元器件的问题。

具体地，参照图1，GPIO接口模块1包括接收单元11、输出单元12、接收端13以及输出端14，接收端13用于将UART通讯模块2发出的电平传送至接收单元11，接收单元11用于将电平进行处理后传送至输出单元12，输出单元 12将接收单元11处理后的电平进行调整，以使电平与目标模块3的电平相同，输出端14用于将输出单元12调整后的电平输出至目标模块3。

作为本实用新型的一种实施方式，参照图2，接收单元11包括第一非门D1 和施密特触发器S1；施密特触发器S1的输出端14与第一非门D1的输入端相连，施密特触发器S1的输入端与接收端13相连，施密特触发器S1的使能信号端与MCU的使能信号相连，第一非门D1的输出端14与输出单元12相连，以将处理后的电平输入至输出单元12。这样，通过调整施密特触发器S1的阈值实现不同电位的数字逻辑读取。

作为本实用新型的一种实施方式，参照图3，输出单元12包括与非门Y1、第二非门D2、第三非门D3、第一寄存器J1、第二寄存器J2、PMOS管Q1以及 NMOS管Q2；与非门Y1的第一输入端A与MCU的使能信号相连，与非门Y1 的第二输入端B与MCU的寄存器输出信号相连，第一寄存器J1的引脚1与第二寄存器J2的引脚1相连，与非门Y1的输出端14与第一寄存器J1的引脚1 相连，第二寄存器J2的引脚1与MCU的寄存器输出信号相连，第一寄存器J1 的引脚3与第二非门D2的输入端相连，第二非门D2的输出端14与PMOS管 Q1的栅极相连，PMOS管Q1的漏极接5V电源，PMOS管Q1的源极与NMOS 管Q2的漏极的连接点与输出端14相连，第二寄存器J2的引脚3与第三非门 D3的输入端相连，第三非门D3的输出端14与NMOS管Q2的栅极相连，NMOS 管Q2源极接地。这样，通过匹配GPIO接口模块1的开漏输出模式，实现不同电位芯片之间的数字逻辑输出。

优选地，接收端13为接口或接线端子或连接线。

优选地，输出端14为接口或接线端子或连接线。

优选地，PMOS管Q1为增强型。

优选地，NMOS管Q2为增强型。

作为本实用新型的一种实施方式，参照图4，MCU与目标模块3通讯，目标模块3为WIFI模块：

实施例一：5V通讯模式实现原理(无特殊说明MCU VDD＝5V)

GPIO接口模块1的输出单元12电平由MCU VDD提供，输出为5V高电平。

GPIO接口模块1的接收单元11接收由施密特触发器S1引入，预置为VIH＝ 0.7VDD，VIL＝0.3VDD，即当输入电压大于3.5V时即认为高电平

实施例二：3.3V通讯模式实现原理(无特殊说明MCU VDD＝5V)

GPIO接口模块1的输出单元12自动匹配为开漏输出模式，输出引脚外接上拉电阻R1至3.3电源端，输出为3.3V高电平。

GPIO接口模块1的接收单元11接收由施密特触发器S1引入，预置为 VIH＝0.45VDD，VIL＝0.2VDD,即当输入电压大于2.25V时即认为高电平。

以上对本实用新型的实施例进行了详细的说明，但本实用新型的创造并不限于本实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下，还可以做出许多同等变型或替换，这些同等变型或替换均包含在本申请的权利要求所限定的保护范围内。

Claims (8)

1.一种UART通讯电路，其特征在于，包括位于MCU内部的UART通讯模块和GPIO接口模块，所述UART通讯模块与所述GPIO接口模块相互连接，所述GPIO接口模块用于调整所述UART通讯模块的输出电平，并将所述输出电平输出至外部的目标模块，从而使得所述MCU与所述目标模块在相同的电位进行UART通讯。

2.根据权利要求1所述的一种UART通讯电路，其特征在于，所述GPIO接口模块包括接收单元、输出单元、接收端以及输出端，所述接收端用于将所述UART通讯模块发出的电平传送至所述接收单元，所述接收单元用于将所述电平进行处理后传送至所述输出单元，所述输出单元将所述接收单元处理后的所述电平进行调整，以使所述电平与所述目标模块的电平相同，所述输出端用于将所述输出单元调整后的所述电平输出至所述目标模块。

3.根据权利要求2所述的一种UART通讯电路，其特征在于，所述接收单元包括第一非门和施密特触发器；所述施密特触发器的输出端与所述第一非门的输入端相连，所述施密特触发器的输入端与所述接收端相连，所述施密特触发器的使能信号端与所述MCU的使能信号相连，所述第一非门的输出端与所述输出单元相连，以将处理后的所述电平输入至所述输出单元。

4.根据权利要求2所述的一种UART通讯电路，其特征在于，所述输出单元包括与非门、第二非门、第三非门、第一寄存器、第二寄存器、PMOS管以及NMOS管；所述与非门的第一输入端与所述MCU的使能信号相连，所述与非门的第二输入端与所述MCU的寄存器输出信号相连，所述第一寄存器的引脚1与所述第二寄存器的引脚1相连，所述与非门的输出端与所述第一寄存器的引脚1相连，所述第二寄存器的引脚1与所述MCU的寄存器输出信号相连，所述第一寄存器的引脚3与所述第二非门的输入端相连，所述第二非门的输出端与所述PMOS管的栅极相连，所述PMOS管的漏极接5V电源，所述PMOS管的源极与所述NMOS管的漏极的连接点与所述输出端相连，所述第二寄存器的引脚3与所述第三非门的输入端相连，所述第三非门的输出端与所述NMOS管的栅极相连，所述NMOS管源极接地。

5.根据权利要求2所述的一种UART通讯电路，其特征在于，所述接收端为接口或接线端子或连接线。

6.根据权利要求2所述的一种UART通讯电路，其特征在于，所述输出端为接口或接线端子或连接线。

7.根据权利要求4所述的一种UART通讯电路，其特征在于，所述PMOS管为增强型。

8.根据权利要求4所述的一种UART通讯电路，其特征在于，所述NMOS管为增强型。

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