CN211182203U - 开关器件 - Google Patents

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Abstract

本公开涉及一种开关器件，其包括第一磷掺杂硅层，第一磷掺杂硅层在第二砷掺杂硅层的顶部上并且与第二砷掺杂硅层接触。

Description

开关器件
技术领域
本公开总体上涉及电子电路，并且更特别地，涉及开关器件。特别地，本公开涉及能够用作防止静电放电或ESD的器件的开关器件。
背景技术
适于用作防止静电放电的器件的开关器件是已知的，该静电放电能够发生在电子电路的两个端子之间。这样的器件旨在被连接在电路的这两个端子之间，并且被配置为当在这两个端子之间发生静电放电时开通。器件的这样的开通使得能够保护电路免受静电放电。
已知的开关器件遭受各种缺点，特别是当他们被用作防止静电放电的器件时。
实用新型内容
本公开的至少一个实施例是克服已知的开关器件的至少某些缺点的开关器件。
本公开的至少一个实施例是能够用作防止静电放电的器件的开关器件，从而克服已知的防止静电放电的器件的至少某些缺点。
在一个方面，提供了一种开关器件，其包括：P型第一硅层；砷掺杂第二硅层，其在所述第一硅层上；磷掺杂第三硅层，其在所述第二硅层的顶部上并且与所述第二硅层接触；以及N型第四硅层，其在所述第三硅层上。
根据一些实施例，所述第二硅层在所述第一硅层和所述第三硅层之间，并且所述第三硅层在所述第二硅层和所述第四硅层之间。
根据一些实施例，所述第三硅层具有随着距所述第四硅层的距离减小而降低的掺杂水平。
根据一些实施例，在所述第三硅层与所述第四硅层之间的界面处，所述第三硅层具有与所述第四硅层的掺杂水平相等的掺杂水平。
根据一些实施例，开关器件包括第一P型区域，其被布置在所述第四硅层中、在所述第四硅层的与所述第三硅层相对的侧。
根据一些实施例，开关器件进一步包括：第一端子，其连接至所述第一硅层；以及第二端子，其连接至所述第一P型区域。
根据一些实施例，开关器件进一步包括：第二P型区域，其被布置在所述第四硅层中、在所述第四硅层的与所述第三硅层相对的所述侧；以及N型区域，其被布置在所述第二P型区域中、在所述第四硅层的与所述第三硅层相对的所述侧。
根据一些实施例，所述第二P型区域和所述N型区域连接至所述第一端子。
根据一些实施例，开关器件包括：第一二极管，其由所述第一硅层和所述第二硅层形成；以及第二二极管，其由所述第一P型区域和所述第四硅层形成，其中所述第一端子和所述第二端子被配置为连接至电路的两个相应端子，并且所述第一二极管和所述第二二极管被配置为保护所述电路免受静电放电。
根据一些实施例，开关器件包括硅衬底和外延硅层，所述外延硅层在所述硅衬底的顶部上并且与所述硅衬底接触，所述第一硅层和所述第二硅层位于所述硅衬底中，并且所述第三硅层从所述第二硅层延伸至所述外延硅层中。
根据一些实施例，所述第四硅层位于所述外延硅层中。
在另一方面，提供了一种开关器件，其包括：P型第一半导体层；砷掺杂第二半导体层，其在所述第一半导体层上；磷掺杂第三半导体层，其在所述第二半导体层的顶部上并且与所述第二半导体层接触；以及N型第四半导体层，其在所述第三半导体层上。
根据一些实施例，所述第三半导体层具有随着距所述第四半导体层的距离减小而降低的掺杂水平。
根据一些实施例，开关器件包括：第一P型区域，其被布置在所述第四半导体层中、在所述第四半导体层的与所述第三半导体层相对的侧；第二P型区域，其被布置在所述第四半导体层中、在所述第四半导体层的与所述第三半导体层相对的所述侧；以及N型区域，其被布置在所述第二P型区域中、在所述第四半导体层的与所述第三半导体层相对的所述侧。
根据一些实施例，开关器件包括：第一二极管，其由所述第一半导体层和所述第二半导体层形成；第二二极管，其由所述第一P型区域和所述第四半导体层形成；PNP双极性晶体管，其具有分别对应于所述第四半导体层、所述第一P型区域和所述第二P型区域的基极区域、发射极区域和集电极区域；以及NPN双极性晶体管，其具有分别对应于所述第二P型区域、所述第四半导体层和所述N型区域的基极区域、集电极区域和发射极区域。
因此，一个实施例提供了包括第一磷掺杂硅层的开关器件，该第一磷掺杂硅层在第二砷掺杂硅层的顶部上并且与第二砷掺杂硅层接触。
根据一个实施例，随着距第二层的距离增加，第一层的掺杂水平降低。
根据一个实施例，器件包括堆叠，该堆叠依次包括第三P型掺杂硅层、第二层、第一层以及第四N型掺杂硅层，这些层两两接触。
根据一个实施例，在第一层和第四层之间的界面处，第一层的掺杂水平等于第四层的掺杂水平。
根据一个实施例，器件包括第一P型掺杂区域，该第一P型掺杂区域被布置在第四层中、在与第一层相对的侧上。
根据一个实施例，第三层连接至器件的第一端子，并且第一区域连接至器件的第二端子。
根据一个实施例，器件进一步包括第二P型掺杂区域和第三N型掺杂区域，第二P型掺杂区域被布置在第四层中、在与第一层相对的侧上，第三N型掺杂区域被布置在第二区域中、在与第一层相对的侧上。
根据一个实施例，第二区域和第三区域连接至器件的第一端子。
根据一个实施例，器件的第一端子和第二端子旨在连接至电路的两个相应端子，该电路要被保护免受静电放电。
根据一个实施例，器件包括外延硅层，外延硅层在硅衬底的顶部上并且与硅衬底接触，第二层位于衬底中，并且第一层从第二层延伸至外延硅层中，外延层的厚度优选地在从10μm至14μm的范围内。
根据一个实施例，第三层位于衬底中，第四层位于外延硅层中。
根据本公开的实施例的器件更好地保护电子电路免受静电放电。
附图说明
前述的及其他的特征和优点将结合附图在下面的对具体实施例的非限制性描述中详细讨论。
图1以横截面图十分示意性地示出了开关器件的一个实施例；
图2示意性地示出了等效于图1的开关器件的电路；
图3A至图3C图示了制造图1中类型的开关器件的方法的一个实施例的连续步骤；
图4示出了曲线，该曲线图示了在图1的器件中掺杂水平沿图1的AA轴的变化；以及
图5示出了两条曲线，这两条曲线图示了在静电放电期间，分别跨图1的开关器件和跨开关器件的示例的电压的时间变化。
具体实施方式
在不同的附图中，相同的元件用相同的附图标记表示。特别地，不同实施例共有的结构元件和/或功能元件可以用相同的附图标记表示，并且可以具有相同的结构性质、尺寸性质和材料性质。
为了清楚起见，仅示出并详细描述了对于理解所描述的实施例有用的那些步骤和元件。特别地，没有描述要被保护免受静电放电的各种电子电路，所描述的实施例与通常的要被保护免受静电放电的电子电路兼容。
在整个本公开中，术语“连接”用于表示电路元件之间的除了导体之外没有任何中间元件的直接电连接，然而，术语“耦合”用于表示电路元件之间的电连接，该电连接可以是直接的，或者可以经由一个或多个中间元件。
在下面的描述中，当提及限定绝对位置或相对位置的术语或者提及限定方向的术语时，除非另有说明，否则参考附图的定向，限定绝对位置的术语诸如为术语“前”、“后”、“顶”、“底”、“左”、“右”等，限定相对位置的术语诸如为术语“之上”、“之下”、“上”、“下”等，限定方向的术语诸如为术语“水平”、“垂直”等。
术语“近似”、“基本上”和“大约”在这里用于表示所讨论的值的正负10％的公差、优选地正负5％的公差。
图1以横截面图十分示意性地示出了开关器件1的一个实施例。特别地，器件1适于用作防止静电放电的器件，该静电放电例如为由标准IEC 6100第4-2部分限定的静电放电、或者由HBM(人体模型)、MM(机器模型)和CDM(充电器件模型)之中的一种模型限定的静电放电。
器件1包括诸如掺杂硅层的掺杂半导体层的堆叠。从图1的底部至顶部，堆叠依次包括P型掺杂硅的层101、砷掺杂硅的层102、磷掺杂硅的层103、以及N型掺杂硅的层104，这些层两两接触。层102的掺杂水平高于层104的掺杂水平，层103的掺杂水平在层102的掺杂水平和层104的掺杂水平之间。此外，随着距层102的距离增加，层103的掺杂水平降低。优选地，层103的掺杂水平从对应于层102的掺杂水平的最大值降低，该最大值在层102和层103之间的界线或界面处。优选地，层103的掺杂水平朝向层104降低，使得在层103和层104之间的界面处，层103的掺杂水平基本上等于(优选地等于)层104的掺杂水平。换句话说，例如，层103和层104之间的界面对应于从具有随着距层102的距离增加而降低的掺杂水平的区域(层103)到具有基本上恒定的(优选地恒定的)掺杂水平的区域(层104)的传递。
在图1的左手边，器件1进一步包括P型掺杂区域105。区域105在层104中从层104的上表面、跨层104的厚度的仅一部分延伸。换句话说，区域105被布置在层104中、在与层103相对的侧上。
区域105耦合(优选地连接)至器件1的端子120。层101耦合(优选地连接)至器件1的端子130。当器件被用于保护电子电路(例如，属于与器件1相同的集成电路芯片的电子电路)免受静电放电时，端子120和端子130旨在耦合(优选地连接)至电路的两个相应端子，在这两个相应端子之间可能会发生静电放电。优选地，器件1的端子130旨在耦合(优选地连接)至电路的耦合至地的端子。
在此实施例中，在图1的右手边，器件1进一步包括P型掺杂区域106。区域106从层104的上表面、跨层104的厚度的仅一部分穿入至层104中。换句话说，区域106被布置在层104中、在与层103相对的侧上。器件还包括N型掺杂区域107。区域107从区域106的上表面(即，层104的上表面)、跨区域106的厚度的仅一部分穿入至区域106中。换句话说，区域107被布置在区域106中、在与层103相对的侧上。区域106和区域107耦合(优选地连接)至器件1的端子130。
在此实施例中，层101、层102、层103、层104和层105的堆叠位于(即，形成在)组件中，该组件包括硅衬底140和外延硅层150，外延硅层150停驻在衬底140的顶部上并与衬底140接触，衬底140和层150之间的界面通过图1中的虚线具体化。如图1所示，层101和层102位于衬底140中，层104位于层150中。此外，层103在层140的侧上形成在层102中，并且在层104中传播。因此，层103跨着衬底140和层150。
图2示意性地示出了等效于图1的开关器件的电路2。在电路2中，未示出器件1的固有电阻器和/或电容器。
电路2包括串联连接在端子120和端子130之间的两个二极管201和202。二极管201的阳极对应于图1的器件1的区域105，并且耦合(优选地连接)至端子120，二极管201的阴极对应于器件1的层104。二极管202的阳极对应于器件1的层101，并且耦合(优选地连接)至端子130，二极管202的阴极对应于器件1的层102。二极管201的阴极和二极管202的阴极经由层103彼此耦合。优选地，二极管202是瞬态电压抑制二极管或TVS二极管，也以商标Transil表示。
在器件包括区域106和区域107的此示例中，电路2进一步包括两个双极性晶体管203和204。
晶体管203是PNP型双极性晶体管，该PNP型双极性晶体管的基极区域、集电极区域和发射极区域分别对应于N型掺杂层104、P型掺杂区域106和P型掺杂区域105。因此，晶体管203的发射极耦合(优选地连接)至端子120，晶体管203的集电极耦合(优选地连接)至端子130。此外，晶体管203的基极经由层104耦合至二极管201的阴极和二极管202的阴极。
晶体管204是NPN型双极性晶体管，该NPN型双极性晶体管的基极区域、集电极区域和发射极区域分别对应于P型掺杂区域106、N型掺杂层104和N型掺杂区域107。因此，晶体管204的发射极耦合(优选地连接)至端子130，晶体管204的集电极经由层104耦合至二极管201的阴极和二极管202的阴极，并且耦合至晶体管203的基极。此外，晶体管204的基极经由区域106耦合至晶体管203的集电极。
器件1的晶体管203和晶体管204形成晶闸管或SCR(可控硅整流器)，该晶闸管或SCR的阳极耦合(优选地连接)至端子120，并且其阴极耦合(优选地连接)至端子130，晶闸管栅极对应于P型掺杂区域106，并且耦合(优选地连接)至器件1的端子130。
图3A至图3C示出了制造开关器件的方法的一个实施例的连续步骤，该开关器件是图1中的开关器件类型的。
在图3A中，提供了例如硼掺杂的P型掺杂硅衬底140。例如，衬底140对应于硅晶片。通过用砷注入来掺杂衬底，在衬底140中形成层102。然后，位于层102之下的衬底140的部分对应于参照图1描述的层101。
在此实施例中，在砷注入之前，将掩模300沉积在衬底140的上表面上。掩模包括开口301，该开口301在衬底140的期望形成器件1的每个位置处，砷注入仅发生在每个开口301的水平处。
在图3B中，通过由磷注入来掺杂衬底，在衬底140中，并且更特别地在层102中，形成层103。跨层102的厚度的仅一部分，形成层103。层103形成在层102的上表面侧上，即，在衬底140的上表面侧上。优选地，以比砷的剂量小的剂量注入磷，使得层103的掺杂水平小于层102的掺杂水平。优选地，以比砷的注入功率小的注入功率注入磷，使得层103比层102较不深地穿入至衬底140中。因此，二极管202的雪崩电压由层102的和衬底140的(即，层101的)掺杂水平确定。
在此实施例中，在注入磷时再次使用掩模300，因此，磷注入仅发生在掩模300的每个开口301的水平处。
在图3C中，除去掩模300，在除去掩模300之后，通过从衬底140的外延，形成硅层150。硅层150是N型掺杂的，硅层150的掺杂水平小于在先前步骤的层103的掺杂水平。优选地，以与层104的掺杂水平对应的掺杂水平，原位(即，在硅的外延生长期间)掺杂外延硅层150。
如图3C所示，由于外延硅150的掺杂水平低于在图3B中形成的层103的掺杂水平的事实，层103的磷原子扩散至外延硅150中。因此，层103穿入至层150中，并且随着距层102的距离增加，层103中的掺杂水平降低。在层103之上，层103未穿入至其中的层150的部分对应于参照图1描述的层104。将注意的是，针对磷原子扩散至外延硅150中没有特别地提供热处理步骤，在外延期间和在可能的后续热处理步骤期间，磷原子扩散至外延硅150中。
在接下来的未图示的步骤中，在掺杂步骤(本身常用的)期间，形成区域105、以及在此示例中的区域106和区域107。
在上面所描述的方法中，由于将相同的掩模300用于注入砷和注入磷的事实，相对于制造类似于器件1但不具有层103的器件的方法，在不提供附加的掩模的情况下形成层103。
作为变型，可以提供的是，在衬底140的整个表面上方形成层102和层103中的每个层，从而省略掩模300。在这里再次，相对于制造类似于器件1但不具有层103的器件的方法，上面所描述的方法不包括附加的掩模。
在图1的器件1和参照图3A至图3C描述的制造方法中，利用了在硅中磷原子比砷原子扩散更多的事实。这提供了具有随着距层102的距离增加而降低的掺杂水平的层103，同时在层102中保持给定的掺杂水平，该给定的掺杂水平与层101(衬底140)的层一起设置二极管202(图2)的特性，特别是二极管202的雪崩电压。
图4示出了曲线400，该曲线400图示了根据相对于器件1上表面的深度，掺杂水平沿图1的AA轴的变化，掺杂水平在纵坐标中以每平方厘米的掺杂剂原子(at.cm-3)指示，并且深度在横坐标中以微米(μm)指示。这里，曲线400对应于根据参照图3描述的方法获得的器件1。
在此示例中，区域105跨从器件的上表面(即区域105的上表面，等于0μm的深度)至近似2.8μm的深度x1的厚度延伸。在此示例中，区域105中的最大掺杂水平近似等于5*1018at.cm-3，并且朝向与层104的PN结减小。
在本示例中，层104跨从深度x1至近似7.2μm的深度x2的厚度延伸。在此示例中，层204的掺杂水平近似等于1*1014at.cm-3。
在本示例中，层103跨从深度x2至近似10.7μm的深度x3的厚度延伸。在此示例中，在深度x2处，层103的掺杂水平等于层104的掺杂水平，层103的掺杂水平向下增大至深度x3，即增大至层102，在深度x3处，层103的掺杂水平等于近似3*1017at.cm-3。
在此示例中，层102跨从深度x3至近似12μm的深度x4的厚度延伸。在此示例中，在x3和x4之间的、并且近似等于11.5μm的深度x5的水平处，层102的掺杂水平最大，并且近似等于5*1018at.cm-3，随着距与层101的PN结的距离增加，以及随着距层103的距离增加，掺杂水平降低。
在本示例中，层101跨从深度x4开始的厚度延伸，层101中的掺杂水平等于近似2*1019at.cm-3。
曲线400图示了对于器件1的具体示例的掺杂水平的变化，可能提供其他掺杂水平和/或层或区域的厚度。
作为一个示例，器件1的不同层和/或区域的厚度可以是：
对于区域105和区域106，在从近似2μm至近似5μm的范围内，优选地从2μm至5μm，例如等于近似2.5μm；
对于区域107，在从近似0.5μm至近似3μm的范围内，优选地从0.5μm至3μm，例如等于1μm；
对于层104，在从近似4μm至近似8μm的范围内，优选地从4μm至8μm，例如等于近似5μm；
对于层103，在从近似2μm至近似6μm的范围内，优选地从2μm至6μm，例如等于3μm；
对于层102，在从近似1μm至近似2μm的范围内，优选地从1μm至2μm，例如等于1.5μm；以及
对于层150，在从近似10μm至近似14μm的范围内，优选地从10μm至14μm，例如等于11μm。
作为一个示例，特别是在器件1具有上文作为示例指示的尺寸的情况下，例如，器件1的不同层和/或区域的掺杂水平可以是：
对于层102，在从近似5*1017at.cm-3至近似1*1019at.cm-3的范围内，优选地从5*1017at.cm-3至1*1019at.cm-3，例如近似等于5*1018at.cm-3；
对于层104，在从近似1*1013at.cm-3至近似1*1015at.cm-3的范围内，优选地从1*1013at.cm-3至1*1015at.cm-3，例如近似等于1*1014at.cm-3；
对于区域105和区域106，在从近似5*1017at.cm-3至近似1*1019at.cm-3的范围内，优选地从5*1017at.cm-3至1*1019at.cm-3，例如近似等于5*1018at.cm-3；
对于区域107，在从近似5*1017at.cm-3至近似1*1019at.cm-3的范围内，优选地从5*1017at.cm-3至1*1019at.cm-3，例如近似等于5*1018at.cm-3；以及
对于层101，在从近似1*1018at.cm-3至近似1*1020at.cm-3的范围内，优选地从1*1018at.cm-3至1*1020at.cm-3，例如近似等于3*1019at.cm-3。
参照图1至图4描述的器件1的操作如下。
这里认为器件的端子130耦合至地。当在端子120和端子130之间发生静电放电时，可以在端子120和端子130之间观察到电压峰值。一旦端子120和端子130之间的电压大于二极管201的阈值电压和二极管202的雪崩电压之和，电流就会经由二极管201和二极管202从端子120流至端子130，这使得能够将静电放电带走至地。
在器件包括区域106和区域107(即晶体管203和晶体管204)的此示例中，在二极管202开始导通之后，一旦注入PNP晶体管203的基极中的电流足够，PNP晶体管203就会开通。晶体管203一旦开通，就会从NPN晶体管204的基极汲取电流，然后NPN晶体管204开通。这在端子120和端子130之间提供了附加的导电路径，以将静电放电带走至地。
在器件1中，在端子120和端子130之间的静电放电期间，层103使得区域105和层102之间的载流子传输变得容易。与不包括层103的类似器件相比，这使得能够减小器件1的开通时间，特别是其二极管202的开通时间。这样的更快的开通使得能够更快地带走或吸收静电放电，并且因此使得端子120和端子130之间的电压峰值能够更低。
此外，在没有层103的情况下，衬底104的掺杂剂原子可以一直扩散至外延硅层150中。然后，对应器件将具有依次包括层101、层102、P型掺杂层以及层104的堆叠。与器件1相比，这样的器件可以受益于端子120和端子130之间减小的电容。然而，由于制造变化(特别是与衬底140的掺杂水平有关的)，这样的电容的值的离散将大于器件1的情况下的离散。
图5示出了两条曲线501和502，这两条曲线分别图示了在静电放电期间，图1的开关器件和类似于图1的开关器件但不包括层103的开关器件的端子120和端子130之间的电压的时间变化，电压参考端子130。在此示例中，根据IEC标准6100第4-2部分，通过用一千伏静电放电的仿真，获得曲线501和曲线502。
从图5可以看出，器件1的端子120和130之间的电压峰值(曲线501)小于对应于曲线502的器件的电压峰值，在那方面至少小二分之一。更特别地，在此示例中，曲线501的电压峰值达到近似45V的最大值，而曲线502的电压峰值达到近似130V的最大值。这是由于对应于曲线501的器件1比对应于曲线502的器件开通得更快的事实。因此，与不包含层103的类似器件相比，器件1更好地保护电子电路免受静电放电。
从对应于曲线502的器件开始，为了减小器件的开通时间，器件可以被设计为减小层104的厚度，即本示例中的外延层150的厚度。然而，这样的器件中的漏电流会大于器件1的漏电流。器件还可以被设计为用砷更重地掺杂层103。然而，由于砷原子的注入而引起的缺陷会更多，并且层101和层102之间的PN结会比器件1中的PN结更突变，这会导致大于器件1的漏电流的漏电流。
描述了各种实施例和变型。本领域技术人员将理解，可以组合这些各种实施例和变型的某些特性，并且本领域技术人员将想到其他变型。特别地，与图1的器件一样，图1中的类型的、但是其中区域106和区域107被省略或被其他的掺杂半导体区域代替的开关器件受益于与层103相关联的优点。
最后，基于上文给出的功能指示，所描述的实施例和变型的实际实现在本领域技术人员的能力范围内。
可以组合上面所描述的各种实施例以提供进一步的实施例。根据上面的详细描述，可以对实施例做出这些和其他改变。一般而言，在所附权利要求书中，所使用的术语不应解释为将权利要求限制为在说明书和权利要求书中公开的具体实施例，而应当解释为包括所有可能的实施例、以及这样的权利要求有权享有的等同物的全范围。因此，权利要求不受本公开的限制。

Claims (15)

1.一种开关器件，其特征在于，包括：
P型第一硅层；
砷掺杂第二硅层，其在所述第一硅层上；
磷掺杂第三硅层，其在所述第二硅层的顶部上并且与所述第二硅层接触；以及
N型第四硅层，其在所述第三硅层上。
2.根据权利要求1所述的开关器件，其特征在于，所述第二硅层在所述第一硅层和所述第三硅层之间，并且所述第三硅层在所述第二硅层和所述第四硅层之间。
3.根据权利要求1所述的开关器件，其特征在于，所述第三硅层具有随着距所述第四硅层的距离减小而降低的掺杂水平。
4.根据权利要求3所述的开关器件，其特征在于，在所述第三硅层与所述第四硅层之间的界面处，所述第三硅层具有与所述第四硅层的掺杂水平相等的掺杂水平。
5.根据权利要求1所述的开关器件，其特征在于，包括第一P型区域，其被布置在所述第四硅层中、在所述第四硅层的与所述第三硅层相对的侧。
6.根据权利要求5所述的开关器件，其特征在于，进一步包括：
第一端子，其连接至所述第一硅层；以及
第二端子，其连接至所述第一P型区域。
7.根据权利要求6所述的开关器件，其特征在于，进一步包括：
第二P型区域，其被布置在所述第四硅层中、在所述第四硅层的与所述第三硅层相对的所述侧；以及
N型区域，其被布置在所述第二P型区域中、在所述第四硅层的与所述第三硅层相对的所述侧。
8.根据权利要求7所述的开关器件，其特征在于，所述第二P型区域和所述N型区域连接至所述第一端子。
9.根据权利要求6所述的开关器件，其特征在于，包括：
第一二极管，其由所述第一硅层和所述第二硅层形成；以及
第二二极管，其由所述第一P型区域和所述第四硅层形成，其中所述第一端子和所述第二端子被配置为连接至电路的两个相应端子，并且所述第一二极管和所述第二二极管被配置为保护所述电路免受静电放电。
10.根据权利要求1所述的开关器件，其特征在于，包括硅衬底和外延硅层，所述外延硅层在所述硅衬底的顶部上并且与所述硅衬底接触，所述第一硅层和所述第二硅层位于所述硅衬底中，并且所述第三硅层从所述第二硅层延伸至所述外延硅层中。
11.根据权利要求10所述的开关器件，其特征在于，所述第四硅层位于所述外延硅层中。
12.一种开关器件，其特征在于，包括：
P型第一半导体层；
砷掺杂第二半导体层，其在所述第一半导体层上；
磷掺杂第三半导体层，其在所述第二半导体层的顶部上并且与所述第二半导体层接触；以及
N型第四半导体层，其在所述第三半导体层上。
13.根据权利要求12所述的开关器件，其特征在于，所述第三半导体层具有随着距所述第四半导体层的距离减小而降低的掺杂水平。
14.根据权利要求12所述的开关器件，其特征在于，包括：
第一P型区域，其被布置在所述第四半导体层中、在所述第四半导体层的与所述第三半导体层相对的侧；
第二P型区域，其被布置在所述第四半导体层中、在所述第四半导体层的与所述第三半导体层相对的所述侧；以及
N型区域，其被布置在所述第二P型区域中、在所述第四半导体层的与所述第三半导体层相对的所述侧。
15.根据权利要求14所述的开关器件，其特征在于，包括：
第一二极管，其由所述第一半导体层和所述第二半导体层形成；
第二二极管，其由所述第一P型区域和所述第四半导体层形成；
PNP双极性晶体管，其具有分别对应于所述第四半导体层、所述第一P型区域和所述第二P型区域的基极区域、发射极区域和集电极区域；以及
NPN双极性晶体管，其具有分别对应于所述第二P型区域、所述第四半导体层和所述N型区域的基极区域、集电极区域和发射极区域。
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