CN210983372U - 一种双分区模式下的硬件仲裁装置 - Google Patents
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Abstract
本实用新型公开了一种双分区模式下的硬件仲裁装置，包括第一计算节点、第二计算节点、硬盘背板和IO板，所述第一计算节点包括第一BMC模块和第一CPLD模块，所述第一BMC模块与所述第一CPLD模块的通道选择端口连接；所述第二计算节点包括第二BMC模块和第二CPLD模块，所述第二BMC模块与所述第二CPLD模块的通道选择端口连接；所述IO板包括通道仲裁模块，所述第一BMC模块的SPI数据端与所述通道仲裁模块的第一输入端连接，所述第二BMC模块的SPider数据端与所述通道仲裁模块的第二输入端连接；所述第一CPLD模块的输出端、所述第二CPLD模块的输出端分别与所述通道仲裁模块的控制端连接。
Description
技术领域
本实用新型涉及板卡设计技术领域，尤其是一种双分区模式下的硬件仲裁装置。
背景技术
在高端服务器领域中8路服务器承担关键应用主机的角色。其处理器的个数为8颗。8路服务器具有更强大的计算力以及具有高度的可扩展性。凭借其强大的处理能力和内存容量，广泛应用于核心数据库、虚拟化、商业智能分析、大型ERP、高性能计算等平台。
8路服务器系统具有很高的灵活性，通常需要支持硬件多种分区模式。如单分区、双分区。如果一块计算板上有4颗CPU，两个计算板通过背板连接可以组成8路服务器系统，这叫作单分区模式。也可以通过更改模式配置，改为双分区模式。在双分区模式下，8路服务器颗配置为2个独立的4路服务器。如图1和图2所示。
如图3所示，现有方案是使用I2c通道更新CPLD。并且增加PCA9541作为I2c仲裁器。PCA9541一端连接2个I2C host，另一端接I2C slave。Node0和Node1的BMC会向PCA9541发送占用bus命令，最后发送的一方最终取得bus使用权。现有技术缺点：I2C速率仅为400KHZ，速率较慢。尤其是当IO板CPLD固件镜像size较大时。PCA9541芯片具有I2C协议处理功能，价格昂贵。需要BMC内部开发PCA9541驱动。开发工作量较大。
实用新型内容
本实用新型的目的是提供一种双分区模式下的硬件仲裁装置，解决现有方案使用I2C通道更新速率慢及价格成本昂贵的问题，引入SPI通道方式对IO板CPLD进行更新。
为实现上述目的，本实用新型采用下述技术方案：
本实用新型提供了一种双分区模式下的硬件仲裁装置，包括第一计算节点、第二计算节点、硬盘背板和IO板，所述第一计算节点包括第一BMC模块和第一CPLD模块，所述第一BMC模块与所述第一CPLD模块的通道选择端口连接；所述第二计算节点包括第二BMC模块和第二CPLD模块，所述第二BMC模块与所述第二CPLD模块的通道选择端口连接；所述IO板包括通道仲裁模块，所述第一BMC模块的SPI数据端与所述通道仲裁模块的第一输入端连接，所述第二BMC模块的SPider数据端与所述通道仲裁模块的第二输入端连接；所述第一CPLD模块的输出端、所述第二CPLD模块的输出端分别与所述通道仲裁模块的控制端连接。
进一步地，所述通道仲裁模块包括异或门单元、SPI通道选择单元，所述第一CPLD模块的输出端与所述异或门的第一输入端连接，所述第二CPLD模块的输出端与所述异或门单元的第二输入端连接，所述异或门单元的输出端与所述SPI通道选择单元的控制端连接。
进一步地，所述第一CPLD模块的节点识别端IO1上拉到高电平，所述第一CPLD模块的节点控制信号输入端IO2与第二CPLD模块连接，所述第一CPLD模块的SPI切换信号输出端IO3与所述异或门单元的第一输入端连接，所述第一CPLD模块的切换控制端IO4与所述第一BMC模块连接。
进一步地，所述第二CPLD模块的节点识别端IO1上拉到高电平，所述第二CPLD模块的节点控制信号输入端IO2与第一CPLD模块连接，所述第二CPLD模块的SPI切换信号输出端IO3与所述异或门单元的第二输入端连接，所述第二CPLD模块的切换控制端IO4与所述第二BMC模块连接。
进一步地，所述第一CPLD模块的节点识别端IO1在硬盘背板上接地处理；所述第二第二CPLD模块的节点识别端IO1在硬盘背板上悬空处理。
进一步地，所述第一CPLD模块的节点控制信号输入端IO2与第二CPLD模块的SPI切换信号输出端IO3连接；所述第二CPLD模块的节点控制信号输入端IO2与第一CPLD模块的SPI切换信号输出端IO3连接。
实用新型内容中提供的效果仅仅是实施例的效果，而不是实用新型所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
本实用新型提供一种低成本、便捷、高效的仲裁方法，可以实现Node0和Node1 BMC自由切换对IO板CPLD的固件刷新控制。在双分区下，使用纯硬件方法实现不同节点BMC通过“后发后得”的仲裁的机制获得SPI通道特权，从而对IO板CPLD进行刷新。提升刷新速率。节省成本、节省驱动开发工作量
附图说明
图1是单分区结构示意图；
图2是双分区结构示意图；
图3是现有技术中双分区仲裁控制示意图；
图4是本实施例双分区仲裁控制示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本实用新型进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本实用新型省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本实用新型。
如图4所示，一种双分区模式下的硬件仲裁装置，包括第一计算节点、第二计算节点、硬盘背板和IO板，所述第一计算节点包括第一BMC模块和第一CPLD模块，所述第一BMC模块与所述第一CPLD模块的通道选择端口连接；所述第二计算节点包括第二BMC模块和第二CPLD模块，所述第二BMC模块与所述第二CPLD模块的通道选择端口连接；所述IO板包括通道仲裁模块，所述第一BMC模块的SPI数据端与所述通道仲裁模块的第一输入端连接，所述第二BMC模块的SPider数据端与所述通道仲裁模块的第二输入端连接；所述第一CPLD模块的输出端、所述第二CPLD模块的输出端分别与所述通道仲裁模块的控制端连接。
所述通道仲裁模块包括异或门单元、SPI通道选择单元，所述第一CPLD模块的输出端与所述异或门的第一输入端连接，所述第二CPLD模块的输出端与所述异或门单元的第二输入端连接，所述异或门单元的输出端与所述SPI通道选择单元的控制端连接。
所述第一CPLD模块的节点识别端IO1上拉到高电平，所述第一CPLD模块的节点控制信号输入端IO2与第二CPLD模块连接，所述第一CPLD模块的SPI切换信号输出端IO3与所述异或门单元的第一输入端连接，所述第一CPLD模块的切换控制端IO4与所述第一BMC模块连接。
所述第二CPLD模块的节点识别端IO1上拉到高电平，所述第二CPLD模块的节点控制信号输入端IO2与第一CPLD模块连接，所述第二CPLD模块的SPI切换信号输出端IO3与所述异或门单元的第二输入端连接，所述第二CPLD模块的切换控制端IO4与所述第二BMC模块连接。
所述第一CPLD模块的节点识别端IO1在硬盘背板上接地处理；所述第二第二CPLD模块的节点识别端IO1在硬盘背板上悬空处理。
所述第一CPLD模块的节点控制信号输入端IO2与第二CPLD模块的SPI切换信号输出端IO3连接；所述第二CPLD模块的节点控制信号输入端IO2与第一CPLD模块的SPI切换信号输出端IO3连接。
双分区模式下，Node0和Node1分别是两个独立的4路服务器，其硬件完全相同。背板用于高速信号，如UPI、PCIe、边带控制信号的连接。IO板是提供IO资源部署的板卡，上面有PCIe slot，可以支持多个标准PCIe卡。PCIe资源分别来自于Node0和Node1。IO板上有CPLD用于控制IO板时序及一些功能的实现，如PCIe热插拔控制等。在双分区模式下，IO板上CPLD属于公共资源。Node0和Node1都有必要对其进行更新固件或读取控制。
Node0和Node1是计算节点，硬件完全一致。通过Node ID来给CPLD区分当前node。涉及到的主要部件为BMC和CPLD。
①BMC的SPI通道外接经由背板到IO板上。BMC输出一个信号(GPO)到CPLD IO4。信号为通道选通信号。即通知CPLD切换SPI通道到本节点BMC。以便后续BMC对IO板上CPLD实施刷新固件动作。
②CPLD有IO1-IO4参与仲裁逻辑控制。IO1是node ID pin，在节点上是上拉到高电平。在背板上，Node0位置下拉到地。在Node1位置，悬空处理。
因此Node0 CPLD IO1采样到低电平，Node1 CPLD IO1采样到高电平。
IO2输入信号，侦测另外节点的控制信号。
IO3是输出信号，SPI切换控制信号，发送到IO板异或门。
IO4是输入信号，接收来自BMC的切换控制信号。
2.背板：互联Node0、Node1、IO板信号。
3.IO板：U3为异或门，异或门的特性是“相同为零，不同为一”。U4是SPImux，并且具有Selpin。Sel＝0时，A0-B导通。Sel＝1时，A1-B导通。U5为CPLD，SPI mux B端口与其相连。
双分区情况下Node0和Node1上BMC通过仲裁的机制去刷新IO板CPLD的方法原理如下：
①Node0：BMC向CPLD IO4发送高电平(高电平有效)，启动IO板CPLD刷新选通命令。
IO3:CPLD首先读取IO1电平为零，判断当前是Node0。再读取IO2的值。IO3将输出与IO2相同的电平值。因此异或门两个输入端电平相同，从而输出零电平。
SPI muxU4的SELpin输入电平为0，因此A0和B通道导通。从而Node0 BMC
SPI和CPLD在物理通道上接通。
BMC执行刷新动作。
②Node1：BMC向CPLD IO4发送高电平(高电平有效)，启动IO板CPLD刷新选通命令。
IO3:CPLD首先读取IO1电平为高，判断当前是Node1。再读取IO2的值。IO3将输出与IO2相异的电平值。因此异或门两个输入端电平相异，从而输出高电平。
SPI mux U4的SELpin输入电平为1，因此A1和B通道导通。从而Node1 BMC
SPI和CPLD在物理通道上接通。
BMC执行刷新动作。
最后一个下命名的BMC将取得bus通道控制权，从而获得对IO板CPLD的刷新特权。因此可以实现“后发后得”的仲裁机制。
上述虽然结合附图对本实用新型的具体实施方式进行了描述，但并非对本实用新型保护范围的限制，所属领域技术人员应该明白，在本实用新型的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本实用新型的保护范围以内。
Claims (6)
1.一种双分区模式下的硬件仲裁装置，包括第一计算节点、第二计算节点、硬盘背板和IO板，其特征是，所述第一计算节点包括第一BMC模块和第一CPLD模块，所述第一BMC模块与所述第一CPLD模块的通道选择端口连接；所述第二计算节点包括第二BMC模块和第二CPLD模块，所述第二BMC模块与所述第二CPLD模块的通道选择端口连接；所述IO板包括通道仲裁模块，所述第一BMC模块的SPI数据端与所述通道仲裁模块的第一输入端连接，所述第二BMC模块的SPider数据端与所述通道仲裁模块的第二输入端连接；所述第一CPLD模块的输出端、所述第二CPLD模块的输出端分别与所述通道仲裁模块的控制端连接。
2.如权利要求1所述的双分区模式下的硬件仲裁装置，其特征是，所述通道仲裁模块包括异或门单元、SPI通道选择单元，所述第一CPLD模块的输出端与所述异或门的第一输入端连接，所述第二CPLD模块的输出端与所述异或门单元的第二输入端连接，所述异或门单元的输出端与所述SPI通道选择单元的控制端连接。
3.如权利要求2所述的双分区模式下的硬件仲裁装置，其特征是，所述第一CPLD模块的节点识别端IO1上拉到高电平，所述第一CPLD模块的节点控制信号输入端IO2与第二CPLD模块连接，所述第一CPLD模块的SPI切换信号输出端IO3与所述异或门单元的第一输入端连接，所述第一CPLD模块的切换控制端IO4与所述第一BMC模块连接。
4.如权利要求3所述的双分区模式下的硬件仲裁装置，其特征是，所述第二CPLD模块的节点识别端IO1上拉到高电平，所述第二CPLD模块的节点控制信号输入端IO2与第一CPLD模块连接，所述第二CPLD模块的SPI切换信号输出端IO3与所述异或门单元的第二输入端连接，所述第二CPLD模块的切换控制端IO4与所述第二BMC模块连接。
5.如权利要求4所述的双分区模式下的硬件仲裁装置，其特征是，所述第一CPLD模块的节点识别端IO1在硬盘背板上接地处理；所述第二第二CPLD模块的节点识别端IO1在硬盘背板上悬空处理。
6.如权利要求4所述的双分区模式下的硬件仲裁装置，其特征是，所述第一CPLD模块的节点控制信号输入端IO2与第二CPLD模块的SPI切换信号输出端IO3连接；所述第二CPLD模块的节点控制信号输入端IO2与第一CPLD模块的SPI切换信号输出端IO3连接。
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