CN210897291U - 一种隔离型hvpmos结构 - Google Patents
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Abstract
本实用新型提供了一种隔离型HVPMOS结构，属于电力电子技术，该隔离型HVPMOS结构包括P型衬底和设置在P型衬底上的高压N阱，高压N阱的中分别设置有N+注入区，源漏区靠近沟道一侧设置有两个P型漂移区，两个P型漂移区之间的N型沟道上方为多晶栅。本实用新型采用采用新型P衬底工艺，并配合器件特性完成了新型的电路结构的设计工作，该隔离型HVPMOS芯片不仅可以替代专用工艺，而且可以实现相同的功能、达到所需的技术指标，该新型HVCMOS器件能够满足DTL/TTL/CMOS直接接口和逻辑控制电路对隔离PMOS管的技术需求。
Description
技术领域
本实用新型属于电力电子技术，尤其涉及一种隔离型HVPMOS结构。
背景技术
为了满足DTL/TTL/CMOS直接接口的要求，ADI公司的模拟多路复用器芯片采用N型衬底HVCMOS工艺。此类工艺中包含隔离N型 MOSFET所需的P阱，隔离NMOS则是DTL/TTL/CMOS直接接口和逻辑控制电路的必要组成部分。
然而，ADI采用的N型衬底工艺属于专用工艺，该N衬工艺采用一个HVPW作为DTL/TTL/CMOS直接接口电路部分HVPMOS的衬底，这个HVPW需要有相对较低的浓度以满足耐压要求，而P管则直接做在N衬底上，上述高压工艺比较特殊，几乎找不到类似商用工艺。
因此，在无法使用同样工艺的条件下，如何完成同样的功能、且达到等同的性能指标成为行业技术难点，长期以来，该领域的技术人员都在寻找的技术路线以回避N型衬底工艺。
实用新型内容
本实用新型采用新型P衬底工艺，配合器件特性完成了新型的电路结构的设计工作，该隔离型HVPMOS芯片不仅可以规避已有专用工艺，而且可以实现相同的功能、达到所需的技术指标，该新型HVCMOS 器件能够满足DTL/TTL/CMOS直接接口和逻辑控制电路对隔离N管的技术需求。
为达到上述目的，本实用新型的实施例采用如下技术方案：
一种隔离型HVPMOS结构包括P型衬底和设置在所述P型衬底上的高压N阱，其中：所述高压N阱的中分别设置有N+注入区，源漏区靠近沟道一侧设置有两个P型漂移区，两个P型漂移区之间的N型沟道上方为多晶硅；所述源漏区设置有P型高压双扩散区，所述P型高压双扩散区上设置有P+注入区；所述N+注入区上设置有Bulk端口；所述多晶硅上设置有Gate端口；两个P+注入区分为第一P+注入区和第二P+注入区，所述第一P+注入区上设置有Source端口，所述第二P+注入区上设置有Drain端口。
本实用新型的一种隔离型HVPMOS结构具有以下有益效果：
本实用新型采用新型P衬底工艺，配合器件特性完成了新型的电路结构的设计工作，该隔离型HVPMOS芯片不仅可以替代已有专用工艺，而且可以实现相同的功能、达到所需的技术指标，该新型HVCMOS 器件能够满足DTL/TTL/CMOS直接接口和逻辑控制电路对隔离N管的技术需求，该隔离型HVPMOS可以代替N型衬底工艺的HVPMOS 结构，这种结构中的BULK端接电源“VDD”。
附图说明
图1为本实用新型的结构示意图。
具体实施方式
根据附图所示，对本实用新型进行进一步说明：
如图1所示，一种隔离型HVPMOS结构包括P型衬底和设置在P 型衬底上的高压N阱HVNW，其中：高压N阱的中分别设置有N+注入区，源漏区靠近沟道一侧设置有两个P型漂移区，两个P型漂移区之间的N型沟道上方为多晶硅，P型漂移区PDRIFT和N+注入区 NPLUS非接触布置。
具体的，P型漂移区PDRIFT的内部设置有P型高压双扩散区 PHDD，P型高压双扩散区PHDD上设置有P+注入区PPLUS。
需要说明的是，两个P+注入区PPLUS分为第一P+注入区和第二 P+注入区，第一P+注入区上设置有Source端口，第二P+注入区上设置有Drain端口，N+注入区NPLUS上设置有Bulk端口，多晶硅POLY 上设置有Gate端口。
具体工作时，该隔离型HVPMOS可以代替N型衬底工艺的 HVPMOS结构。这种结构源漏之间、源漏和衬底之间的耐压都可以达到40V。特别是作为模拟开关输出管时，使得D端的电压可以在VDD 和VSS之间变化。
最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。
Claims (1)
1.一种隔离型HVPMOS结构，其特征在于，包括P型衬底和设置在所述P型衬底上的高压N阱(HVNW)，其中：
所述高压N阱的中分别设置有N+注入区，源漏区靠近沟道一侧设置有两个P型漂移区(PDRIFT)，两个P型漂移区(PDRIFT)之间的N型沟道上方为多晶硅(POLY)；
源漏区设置有P型高压双扩散区(PHDD)，所述P型高压双扩散区(PHDD)上设置有P+注入区(PPLUS)；
所述N+注入区(NPLUS)上设置有Bulk端口；
所述多晶硅(POLY)上设置有Gate端口；
两个P+注入区(PPLUS)分为第一P+注入区和第二P+注入区，所述第一P+注入区上设置有Source端口，所述第二P+注入区上设置有Drain端口。
Priority Applications (1)
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| CN201921978211.7U CN210897291U (zh) | 2019-11-15 | 2019-11-15 | 一种隔离型hvpmos结构 |
Applications Claiming Priority (1)
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Publications (1)
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| CN210897291U true CN210897291U (zh) | 2020-06-30 |
Family
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Family Applications (1)
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| CN201921978211.7U Active CN210897291U (zh) | 2019-11-15 | 2019-11-15 | 一种隔离型hvpmos结构 |
Country Status (1)
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2019
- 2019-11-15 CN CN201921978211.7U patent/CN210897291U/zh active Active
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