CN210776662U - 一种基于fpga/cpld芯片的fpga/cpld调试设备 - Google Patents
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Abstract
本实用新型公开了一种基于FPGA/CPLD芯片的FPGA/CPLD调试设备，包括调试终端、调试模块、外部时钟、调试模块、FLASH配置芯片和FPGA/CPLD芯片，所述调试模块集成在所述FPGA/CPLD芯片上，所述调试终端与所述FPGA/CPLD芯片电连接，所述外部时钟通过锁相环与所述调试模块电连接，所述调试模块与所述FPGA/CPLD芯片的外部输入接口和系统功能接口对接，所述FLASH配置芯片分别与所述调试终端和所述FPGA/CPLD芯片电连接。本实用新型通过集成调试模块在芯片上，能够解决系统功能设计和调试时，不够灵活方便的问题，并适应多种远端调试终端。在嵌入式系统设计调试时，本设计能够大幅提升调试效率，缩短项目周期，并且提供脚本支持功能，在针对具体系统进行脚本开发后，还能提高调试的效率和自动化程度。
Description
技术领域
本实用新型涉及电子领域，尤其涉及一种基于FPGA/CPLD芯片的FPGA/CPLD调试设备。
背景技术
可编程逻辑器件(Programmable Logic Device，简称为PLD)是20世纪70年代发展起来的一种新型逻辑器件，是目前数字系统设计的主要硬件基础。目前生产和使用的PLD产品主要有复杂可编程逻辑器件CPLD(Complex Programmable Logic Device)和现场可编程门阵列FPGA(Field Programmable Gate Array)等几种类型。
FPGA的可编程实际上是改变了可编程逻辑单元(CLB)和可编程输入输出单元(IOB)的触发器状态。这样可以实现多次重复的编程。由于FPGA的使用场景需要反复烧写，只能采用一种易于反复配置的结构。因此主流的FPGA芯片都采用了基于SRAM工艺的查找表结构，通过烧写文件改变查找表内容，实现重复配置。
由于FPGA本质上是可编程的数字电路，因此在嵌入式系统联调时，对其的调试手段相当有限。传统的调试手段是通过独立的嵌入式处理器集成的调试控制台辅助开发人员进行调试，无法同时对嵌入式处理器和FPGA芯片进行调试，效率很低。并且，当嵌入式系统中不包含独立嵌入式处理器时，调试更加困难，需要专业设备如示波器、逻辑分析仪等等，不利于在应用现场展开。
目前，在传统的嵌入式系统调试时，如果系统包含FPGA芯片，调试功能时需要依赖独立的其他嵌入式处理器芯片(如CPU、DSP等)，作为FPGA数字芯片的激励端。而当嵌入式系统不包含独立的处理器芯片时，只能依靠如图1的几种方式进行调试，但是存在多种缺点，如下：
FPGA厂家内嵌的软件逻辑分析仪进行数据获取，但是无法进行命令的输入，且每次更新需要重新进行编译，耗时很长；
将信号输出到外部IO，进行数据监测和输入，但是缺点是无法输入复杂的命令，并且占用宝贵的管脚和硬件资源；
使用逻辑分析仪进行调试，缺点是非常昂贵，且移动不灵活。
实用新型内容
本实用新型的目的就在于为了解决上述问题而提供一种基于FPGA/CPLD芯片的FPGA/CPLD调试设备。
本实用新型通过以下技术方案来实现上述目的：
一种基于FPGA/CPLD芯片的FPGA/CPLD调试设备，包括调试终端、调试模块、外部时钟、调试模块、FLASH配置芯片和FPGA/CPLD芯片，所述调试模块集成在所述FPGA/CPLD芯片上，所述调试终端与所述FPGA/CPLD芯片电连接，所述外部时钟通过锁相环与所述调试模块电连接，所述调试模块与所述FPGA/CPLD芯片的外部输入接口和系统功能接口对接，所述FLASH配置芯片分别与所述调试终端和所述FPGA/CPLD芯片电连接。
具体地，所述调试模块包括BRAM、协议解析电路和调试模块的调试端口，所述BRAM、所述协议解析电路和所述调试模块的调试端口相互电连接，所述协议解析电路与所述FPGA/CPLD芯片的系统功能接口电连接，所述调试模块的调试端口通过所述FPGA/CPLD芯片的IO引脚与所述调试终端的调试端口电连接。
具体地，所述外部时钟提供任意频率的参考时钟信号。
本实用新型的有益效果在于：
本实用新型一种基于FPGA/CPLD芯片的FPGA/CPLD调试设备通过集成调试模块在芯片上，能够解决系统功能设计和调试时，不够灵活方便的问题，并适应多种远端调试终端。在嵌入式系统设计调试时，本设计能够大幅提升调试效率，缩短项目周期，并且提供脚本支持功能，在针对具体系统进行脚本开发后，还能提高调试的效率和自动化程度。
附图说明
图1是本实用新型所述的现有技术中的调试模块的结构框图；
图2是本实用新型所述的一种基于FPGA/CPLD芯片的FPGA/CPLD调试设备的结构框图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一种实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型的保护范围。
为使本申请的目的、技术方案和优点更加清楚，以下结合附图及具体实施例，对本申请作进一步地详细说明。
在此，应该说明的是：为了简单起见，以下内容省略了该技术领域技术人员所知晓的技术常识。
如图1和图2所示，本实用新型一种基于FPGA/CPLD芯片的FPGA/CPLD调试设备，包括调试终端、调试模块、外部时钟、调试模块、FLASH配置芯片和FPGA/CPLD芯片，所述调试模块集成在所述FPGA/CPLD芯片上，所述调试终端与所述FPGA/CPLD芯片电连接，所述外部时钟通过锁相环与所述调试模块电连接，所述调试模块与所述FPGA/CPLD芯片的外部输入接口和系统功能接口对接，所述FLASH配置芯片分别与所述调试终端和所述FPGA/CPLD芯片电连接，所述外部时钟提供任意频率的参考时钟信号。
所述调试模块包括BRAM、协议解析电路和调试模块的调试端口，所述BRAM、所述协议解析电路和所述调试模块的调试端口相互电连接，所述协议解析电路与所述FPGA/CPLD芯片的系统功能接口电连接，所述调试模块的调试端口通过所述FPGA/CPLD芯片的IO引脚与所述调试终端的调试端口电连接。
调试模块集成于FPGA/CPLD芯片中，通过两路IO，与远端的调试终端进行通信，将通信协议转化为数字电路，如BRAM、寄存器和查找表，并与FPGA/CPLD芯片的某系统功能进行对接，从而实现对系统功能的调试。
FLASH配置芯片用于存放FPGA芯片运行所需的二进制程序文件，在上电加载时，FPGA芯片需要从FLASH配置芯片中读取并校验二进制程序文件的正确性，才能正常工作。
本设计通过脚本，支持多种远程调试终端，如个人PC、嵌入式处理器、单片机等等。远程调试终端通过两路IO口传送调试命令，通过本设计的数字电路进行协议解析，并与FPGA/CPLD芯片的数字功能进行通信。
本设计的数字电路包含几个部分：
时钟分频电路：将外部输入的锁相环或者晶振的时钟，通过参数设置，分频为波特率可变的使能信号，供串并转换电路使用；
BRAM：存储接收和发送的数据；
调试端口：提供串并转换功能，与远程调试终端相连接，通过参数设置，可于远端PC、嵌入式处理器等上的调试端口进行通信，同时支持多种串行信号，如RS422、RS485、以太网接口等等；
协议解析电路：提供自定义协议的解析，将调试终端发送过来的调试ASIC码数字信号，转换为可识别的十六进制码数字信号，并进行通信协议的解析，提供多种调试接口，如LBE接口、AXI-STEAM接口、RAM接口、自定义接口等等，供系统功能模块使用。
本申请设计比起现有技术中的多种方式，不仅可支持调试命令的输入激励，也支持FPGA/CPLD数字功能的数据导出和命令接收，不需要额外的设备支持，调试难度低。并且支持多种远程调试终端，占用数字电路资源少，可在多种PLD芯片上运行，灵活性强，适用于多种调试场合。
用户在使用本设计时，首先通过计算其与调试终端的接口速率与输入时钟的关系，配置分频参数，以产生合适的使能。然后通过可视的调试软件，编写脚本或按键，编辑所需的命令，然后可通过脚本或按键，发送或读取命令。这些命令通过调试端口发送到本设计的调试端口，经过串并转换进行数据收发。协议解析电路对数据中的格式进行判断和解帧，获得所需要的数据，传送给芯片上的功能模块。用户可以直接通过脚本或按键，操作本设计与芯片的功能模块之间的总线，从而达到调试功能模块的目的。
本实用新型的技术方案不限于上述具体实施例的限制，凡是根据本实用新型的技术方案做出的技术变形，均落入本实用新型的保护范围之内。
Claims (3)
1.一种基于FPGA/CPLD芯片的FPGA/CPLD调试设备，其特征在于：包括调试终端、调试模块、外部时钟、调试模块、FLASH配置芯片和FPGA/CPLD芯片，所述调试模块集成在所述FPGA/CPLD芯片上，所述调试终端与所述FPGA/CPLD芯片电连接，所述外部时钟通过锁相环与所述调试模块电连接，所述调试模块与所述FPGA/CPLD芯片的外部输入接口和系统功能接口对接，所述FLASH配置芯片分别与所述调试终端和所述FPGA/CPLD芯片电连接。
2.根据权利要求1所述的基于FPGA/CPLD芯片的FPGA/CPLD调试设备，其特征在于：所述调试模块包括BRAM、协议解析电路和调试模块的调试端口，所述BRAM、所述协议解析电路和所述调试模块的调试端口相互电连接，所述协议解析电路与所述FPGA/CPLD芯片的系统功能接口电连接，所述调试模块的调试端口通过所述FPGA/CPLD芯片的IO引脚与所述调试终端的调试端口电连接。
3.根据权利要求1所述的基于FPGA/CPLD芯片的FPGA/CPLD调试设备，其特征在于：所述外部时钟提供任意频率的参考时钟信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202020036414.0U CN210776662U (zh) | 2020-01-08 | 2020-01-08 | 一种基于fpga/cpld芯片的fpga/cpld调试设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202020036414.0U CN210776662U (zh) | 2020-01-08 | 2020-01-08 | 一种基于fpga/cpld芯片的fpga/cpld调试设备 |
Publications (1)
| Publication Number | Publication Date |
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| CN210776662U true CN210776662U (zh) | 2020-06-16 |
Family
ID=71046209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202020036414.0U Active CN210776662U (zh) | 2020-01-08 | 2020-01-08 | 一种基于fpga/cpld芯片的fpga/cpld调试设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN210776662U (zh) |
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2020
- 2020-01-08 CN CN202020036414.0U patent/CN210776662U/zh active Active
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