CN210431361U - 输入缓冲器、差分输入缓冲器以及集成电路 - Google Patents

Abstract

一种输入缓冲器、差分输入缓冲器以及集成电路，输入缓冲器包括同向或反向串联在电源和公共电位之间的电流源、由第一晶体管构成的主源跟随器以及由至少一个第二晶体管构成的辅源跟随器，所述第一晶体管和所述第二晶体管的栅极共接作为输入缓冲器的输入，所述电流源和所述主源跟随器之间的共接点作为所述输入缓冲器的输出。利用不同晶体管构成两个源跟随器，其中一个作为主源跟随器，另一个作为辅源跟随器，辅源跟随器的作用是消除主源跟随器的沟道长度调制效应，从而大幅度提高主源跟随器的线性度和增益精度。

Description

输入缓冲器、差分输入缓冲器以及集成电路

技术领域

本申请属于CMOS集成器件技术领域，尤其涉及一种输入缓冲器、差分输入缓冲器以及集成电路。

背景技术

自然界产生的信号在宏观上是模拟量。比如：高品质麦克风接收乐队声音时输出电压幅值从几微伏到几百毫伏；视频照相机中的光电池的电流低达每毫秒几个电子；地震仪传感器产生的输出电压的范围从微小地球振动时的几微伏到强烈地震的几百毫伏。由于所有这些信号最终都必须在数字领域进行多方面的处理，所以我们看到，每个这样的系统都由一个模-数转换器(ADC)和一个数字信号处理器(DSP)组成。而实际上，自然界信号的电的形式可能小到不能用ADC直接数字化，且这些信号还常常含有一些有害的、频带外的干扰。因此ADC的前端通常需要增加放大器用来增强信号的电平，增加模拟滤波器用来抑制信号频带外的成分。在这个链路中，前置放大器、滤波器以及模数转换器属于模拟电路，每一个都是独立的研究专题。

前置放大器处于信号处理链路的首级，直接面对传感器和信号，它的噪声和线性度，直接决定了整个系统可能达到的水平，是整个系统的性能的瓶颈。它的功耗，往往也占到整个信号处理链路功耗预算的很大一部分。另外，由于它是直接面对传感器，面对的是芯片外部各式场景，有些传感器甚至根本无法提供有效的共模电压(如电能表中的电流和电压传感器，信号的共模电平为0)，这意味着前置放大器还必须处理共模电平不合适的情形，先进行适当的电平移位，再进行放大。大部分传感器输出为高阻抗，无法驱动负载，如果直接驱动ADC，由于ADC输入阻抗为有限值，会与传感器内阻进行分压，从而造成传感器自身的失真。因此前置放大器还必须处理传感器的有限输出阻抗问题，实现传感器与芯片之间的阻抗隔离。这个电路称为输入缓冲器，置于信号处理链路的最前端。输入缓冲器的主要技术指标包括：增益精度、噪声、线性度、输入及输出阻抗、功耗，以及是否具有电平移位功能等。理想的输入缓冲器具有不变的单位增益(增益为1)，无噪声，无失真，无失配，输入阻抗无穷，输出阻抗为0等特性。现实中，输入缓冲器与其它模拟电路一样，遵循模拟电路设计的“八边形法则”，在这些指标之间存在严重的折中(tradeoff)。设计一个极低噪声、极高线性度，同时保证其它方面性能不恶化的输入缓冲器，是一件非常困难甚至往往是不可能的事情。

目前常用的输入缓冲器结构包括：1、基于运算放大器，接成了单位增益的闭环反馈结构。它具有输入阻抗无穷大，输出阻抗极低，单位增益极为精确，线性度好等优点，在各种场合广泛出现。这种结构最大的问题是电路复杂，噪声大，输入信号需要提供合适的偏置电压。2、基于单PMOS管的源跟随器(source-follower)结构。它具有输入阻抗无穷大，电路非常简单等优点。由于是开环结构，没有反馈，因此它的输出阻抗是一个有限的值(一般在1kΩ左右，取决于电流大小)，受限于沟道长度调制效应增益精度和线性度一般。3、基于单PNP管的源跟随器结构。它具有电路结构简单，增益精度和线性度极其好(没有沟道长度调制效应)等优点。但由于是开环结构，没有反馈，因此它的输出阻抗同样是一个有限的值(一般在1kΩ左右，取决于电流大小)。另外，这个结构主要的问题是输入阻抗不是无穷(这是BJT管的特性，基极要走电流)，导致阻抗隔离效果不好。其次它需要BiCMOS特殊工艺的支持。

发明内容

本申请的目的在于提供一种输入缓冲器、差分输入缓冲器以及集成电路，旨在解决传统的单PMOS管的源跟随器构成的输入缓冲器受限于沟道长度调制效应增益精度和线性度一般的问题。

本申请实施例的第一方面提供了一种输入缓冲器，包括同向或反向串联在电源和公共电位之间的电流源、由第一晶体管构成的主源跟随器以及由至少一个第二晶体管构成的辅源跟随器，所述第一晶体管和所述第二晶体管的栅极共接作为输入缓冲器的输入，所述电流源和所述主源跟随器之间的共接点作为所述输入缓冲器的输出，所述辅源跟随器用于消除所述主源跟随器的沟道长度调制效应。

在其中一个实施例中，还包括第一电平移位模块，所述第一电平移位模块连接在所述电流源和所述主源跟随器之间，所述第一电平移位模块与所述电流源之间的共接点作为所述输入缓冲器的输出，所述第一电平移位模块用于增加输出电平移位。

在其中一个实施例中，还包括第二电平移位模块，所述第二电平移位模块连接在所述主源跟随器和所述辅源跟随器之间，所述第二电平移位模块用于增加输出电平移位。

在其中一个实施例中，所述第一晶体管和所述第二晶体管为PMOS管，所述第一晶体管的源极通过所述电流源接电源，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和公共电位之间。

在其中一个实施例中，所述第一晶体管和所述第二晶体管为NMOS管，所述第一晶体管的源极通过所述电流源接公共电位，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和电源之间。

在其中一个实施例中，所述第一晶体管和所述第二晶体管均工作在饱和区。

在其中一个实施例中，所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压。

在其中一个实施例中，所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压关系为：|Vth1|-|Vth0|≥|Vod0|+margin；

其中，Vth1为所述第一晶体管的阈值电压，Vth0为所述第二晶体管的阈值电压，Vod0为所述第二晶体管的过驱动电压，margin为电压裕量。

本申请实施例的第二方面提供了一种差分输入缓冲器，包括两个如上所述的输入缓冲器，两个所述输入缓冲器的两个输入用于接入差分信号。

本申请实施例的第三方面提供了一种集成电路，包括如上所述的输入缓冲器。

上述的输入缓冲器利用不同晶体管构成两个源跟随器，其中一个作为主源跟随器，另一个作为辅源跟随器，辅源跟随器的作用是消除主源跟随器的沟道长度调制效应，从而大幅度提高主源跟随器的线性度和增益精度。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1A和1B分别为本申请实施例提供的输入缓冲器两种结构示意图；

图2为图1A所示的输入缓冲器实施例一的示例电路原理图；

图3为图1A所示的输入缓冲器实施例二的示例电路原理图；

图4为图1B所示的输入缓冲器实施例三的示例电路原理图；

图5为图1B所示的输入缓冲器实施例四的示例电路原理图；

图6为图1A所示的输入缓冲器实施例五的示例电路原理图；

图7为图1A所示的输入缓冲器实施例六的示例电路原理图；

图8为传统的单PMOS管构成的源跟随器结构输入缓冲器电路原理图及其输入/输出信号波形图；

图9为图2所示的输入缓冲器的电路原理图及其输入/输出信号波形图；

图10A为本申请实施例提供的差分输入缓冲器实施例一的示例电路原理图；

图10B为本申请实施例提供的差分输入缓冲器实施例二的示例电路原理图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

请参阅图1A和图1B，本申请实施例的第一方面提供的输入缓冲器包括同向串联(见图1A)或反向串联(见图1B)在电源Vcc和公共电位Vss之间的电流源Iss、由第一晶体管构成的主源跟随器100以及由至少一个第二晶体管构成的辅源跟随器200，第一晶体管和第二晶体管的栅极共接作为输入缓冲器的输入，电流源Iss和主源跟随器100之间的共接点作为输入缓冲器的输出，辅源跟随器200用于消除主源跟随器100的沟道长度调制效应。本方案是单MOS管的构成的输入缓冲器基础上改进，主源跟随器100还是单个晶体管，辅源跟随器200为单个或多个串联的晶体管。而电流源Iss、主源跟随器100以及辅源跟随器200依次正向或反向串联在电源Vcc和公共电位Vss(如大地)之间，取决于晶体管是P型还是N型。输入缓冲器利用不同晶体管构成两个源跟随器，其中一个作为主源跟随器，另一个作为辅源跟随器，辅源跟随器的作用是消除主源跟随器的沟道长度调制效应，从而大幅度提高主源跟随器的线性度和增益精度。

实施例一：

请参阅图2，第一晶体管和第二晶体管为PMOS管，那么电流源Iss、主源跟随器100以及辅源跟随器200依次串联在电源Vcc和公共电位Vss之间，第一晶体管的源极通过电流源Iss接电源Vcc，至少一个第二晶体管同向串联后连接在第一晶体管的漏极和公共电位Vss之间。具体地，第一晶体管为PMOS管PM1，第二晶体管为PMOS管PM0，PMOS管PM0的衬底接其源极，PMOS管PM0漏极接地；PMOS管PM1的衬底接其源极，PMOS管PM1的漏极接PMOS管PM0的源极。电流源Iss提供偏置电流，它被置于电源Vcc与PMOS管PM1的源极之间，偏置电流方向为从电源Vcc流向PMOS管PM1。输入信号vin同时被施加到PMOS管PM0和PMOS管PM1的输入栅极上，输出信号vout取自PMOS管PM1的源极。

实施例二：

请参阅图3，本实施例是在实施例一的基础上扩展到多个PMOS源跟随器的串联结构，其中，第一晶体管PMOS管PM1构成“主”源跟随器，其余第二晶体管PMOS管PM_a0～PM_an一起构成辅源跟随器200，PMOS管PM1以及PMOS管PM_a0～PM_an的栅极共接作为输入缓冲器的输入，输出信号vout取自作为输入缓冲器的输出的PMOS管PM1的源极。

实施例三：

请参阅图4，第一晶体管和第二晶体管为NMOS管，那么辅源跟随器200、主源跟随器100以及电流源Iss依次串联在电源Vcc和公共电位Vss之间，第一晶体管的源极通过电流源Iss接公共电位Vss，至少一个第二晶体管同向串联后连接在第一晶体管的漏极和电源Vcc之间。具体地，第一晶体管为NMOS管NM1，第二晶体管NMOS管NM0，NMOS管NM0的衬底接其源极，NMOS管NM0漏极接电源Vcc；NMOS管NM1的衬底接其源极，NMOS管NM1的漏极接NMOS管NM0的源极。电流源Iss提供偏置电流，它被置于公共电位Vss与NMOS管NM1的源极之间，偏置电流方向为从NMOS管NM1流向公共电位Vss。输入信号vin同时被施加到NMOS管NM0和NMOS管NM1的输入栅极上，输出信号vout取自NMOS管NM1的源极。本实施例中，采用2个NMOS源跟随器构成的串联结构，与实施例一的2个PMOS管结构完全对偶。这个时候输入信号vin的共模电平可以很高，例如直接取电源电压。

实施例四：

请参阅图5，本实施例是在实施例三的基础上扩展到多个NMOS源跟随器的串联结构，其中第一晶体管NMOS管NM1构成主源跟随器，其余第二晶体管NMOS管NM_a0～NM_an一起构成辅源跟随器200，NMOS管NM1以及NMOS管NM_a0～NM_an的栅极共接作为输入缓冲器的输入，输出信号vout取自作为输入缓冲器的输出的NMOS管NM1的源极。本实施例的多个NMOS源跟随器的串联结构与实施例二中的多个PMOS源跟随器的串联结构完全对偶。

实施例五：

请参阅图6，本实施例是在实施例一至四任意一种的基础上扩展到增加一个直流电平移位模块300的结构。本实施例中，电平移位模块300连接在电流源Iss和主源跟随器100之间，电平移位模块300与电流源Iss之间的共接点作为输入缓冲器的输出，电平移位模块300用于增加输出电平移位。其中，主、辅源跟随器200不限于PMOS管或NMOS管，辅源跟随器200的MOS管数量也不限。

图6示出的例子中，直流电平移位模块300为电阻R0，串接在输出与主源跟随器的PMOS管PM1之间，能够解决单靠PMOS管PM1管会使得输出电平移位不够，这个时候增加电平移位模块300可以进一步增加直流电平移位，同时不影响信号质量。在其他实施方式中，电阻R0可以替换为一个电路模块，不管这个电路模块的具体实现，只要它的功能是增加直流电平移位，同时不影响信号质量，那么就是属于本方案的保护范围。

实施例六：

请参阅图7，本实施例是在实施例一至四任意一种的基础上扩展到增加一个直流电平移位模块400的结构。本实施例中，电平移位模块400连接在主源跟随器100和辅源跟随器200之间，电平移位模块400用于增加输出电平移位。其中，主、辅源跟随器200不限于PMOS管或NMOS管，辅源跟随器200的MOS管数量也不限。另外，本实施例中的方案可以与实施例五的方案组合使用。

图7示出的例子中，直流电平移位模块400为电阻R1，串接在主源跟随器100的PMOS管PM1和辅源跟随器200的PMOS管PM0之间。能够解决单靠PMOS管PM1管会使得输出电平移位不够，这个时候增加电平移位模块400可以进一步增加直流电平移位，同时不影响信号质量。在其他实施方式中，电阻可以替换为一个电路模块，不管这个电路模块的具体实现，只要它的功能是增加直流电平移位，同时不影响信号质量，那么就是属于本方案的保护范围。

必须指出的是，如上述，虽然图6、7是以2级MOS源跟随器串联结构为例说明，而对于多级MOS源跟随器串联结构均是适用的，在这些结构中插入电平移位模块，均属于保护范围。

请继续参阅图2，以下将以第一晶体管和第二晶体管为PMOS管，且辅源跟随器200为一个PMOS管为例说明相关原理。具体地，输入缓冲器的核心部分采用了2个PMOS管PM0和PM1以及一个电流源Iss。因此从结构上看，这两个PMOS管PM0和PM1都是构成了源跟随器，但其输入并联在一起，输出“串联”在一起。PMOS管PM1构成“主”源跟随器，PMOS管PM0构成“辅”源跟随器；PMOS管PM0的存在对PMOS管PM1进行了线性化处理，使得PMOS管PM1的线性度大幅提高，而输出信号vout正是由PMOS管PM1产生。正是由于这种巧妙的连接关系，才使得线性度大幅提高，增益精确度大幅提高，而其它方面性能(如输出阻抗、噪声、功耗、电压裕度的消耗)与普通单个PMOS管源跟随器相当。这在模拟电路设计领域中是非常罕见的现象，因为在模拟电路设计领域中，充满了各种折中(tradeoff)，通常一种电路架构比另一种在某方面性能优秀时，往往是以牺牲其它方面性能为代价换来的。

在图2结构中，PMOS管PM0和PMOS管PM1需要精细的设计和选取尺寸，以保证让2个MOS都工作在饱和区，而这是这个结构发挥应有效果的基本要求。让PMOS管PM0工作在饱和区非常轻松，难点在于让PMOS管PM1工作于饱和区，它必须满足：

|Vds1|≥(|Vgs1|-|Vth1|)+margin

其中，Vds1、Vgs1、Vth1、margin分别为PMOS管PM1的漏源电压、栅源电压、阈值电压、电压裕量，margin一般来说取100～200mV左右。假设输入信号vin的共模电平为0，上式进一步写为：

vout-vt≥vout-|Vth1|+margin

进一步为：

|Vth1|≥vt+margin

由于vt＝|Vgs0|＝|Vth0|+Vod0，vt为PMOS管PM1的漏极和PMOS管PM0的源极共接点电压，Vgs0、Vth0、Vod0为PMOS管PM0的栅源电压、阈值电压、过驱动电压，

因此，上式进一步写为：

|Vth1|-|Vth0|≥Vod0+margin≈Vod0+100mV

这意味着PMOS管PM1的阈值电压必须比PMOS管PM0的阈值电压大Vod0+margin，即至少在100mV以上。为了实现这个目标，至少有2种可行的解决方案：

第一种：工艺一般会提供多种阈值MOS管的选项。可以选择PM1为高阈值管MOS管，PM0为低阈值管MOS管，这可以轻松实现目标。

第二种：通过精细和巧妙的尺寸设计实现。让PMOS管PM0的W/L(W为导电沟道的宽度，L为导电沟道的长度)足够大，使其工作在亚阈值区域，这时Vod0会非常小(例如50mV)。同时让PMOS管PM0的L取当前工艺下的最小长度(例如对于0.35um CMOS工艺，取L＝0.35um)，而L最小通常带也来了较小的阈值电压。另外，让PMOS管PM1的W/L尽可能小，同时L取当前工艺下尽可能大(例如对于0.35um CMOS工艺，取L＝4um)，这样PMOS管PM1的Vod1足够大，自身的沟道长度调制效应足够小，线性度也尽可能好。而PMOS管PM1较大的L通常也带来了较大的阈值电压。就这样，通过让|Vth1|尽可能大，让|Vth0|尽可能小，让Vod0尽可能小，使得上式满足，于是发挥了本方案结构带来的效果，进一步使线性度更好。

接下来进一步分析，为什么本方案所提出结构能够大幅度提高线性度和增益精确度，需要通过对比分析考察这个问题。

图8是传统的单PMOS管构成的源跟随器结构输入缓冲器，衬底接源极。其输入到输出的增益为：

其中gm为PMOS管PM1的跨导，gds为PMOS管PM1的输出本征导纳。gm/gds称为MOS管的本征增益，通常这个值在100左右，也就是说gds≈gm/100，相比gm通常可以忽略不计，因此Av约等于1。如果用于高精度和高线性度的场合，gds的影响就不能忽略了。gds影响表征的是沟道长度调制效应，在这个结构中，gds完全决定了增益的精度和线性度。注意到gds的定义：

因此gds是vds(MOS管的漏源电压)的函数。对于图8的源跟随器来说，由于vds＝vout-0≈vin，所以由于gds的影响，增益Av实际上仍然是输入信号的弱函数：

这就是非线性，于是谐波失真就产生了。在典型CMOS工艺上设计和仿真结果显示，这种传统的单PMOS管构成的源跟随器结构输入缓冲器，2次谐波和3次谐波的分量很难低于<-80dBc，这就意味着基于这种单PMOS管源跟随器结构输入缓冲器的测量系统，有效位数(精度指标，定义为ENOB＝(SNDR-1.76)/6.02)至多在13bits左右，而这对于高精度应用场合来说，是远远不够的。

通过对图8的分析，我们知道了瓶颈在于gds。我们提出的专利方案正是几乎完全消除了gds的影响。

如图9所示，输入信号vin通过2个源跟随器，分别产生vout和vt。我们把PMOS管PM1称为主源跟随器100，PMOS管PM0称为辅源跟随器200。vout和vt几乎都精确等于输入信号vin，误差的量级就是谐波分量(在-80dBc左右，也就是信号本身的万分之一左右)。

另外，注意到PMOS管PM1，其

vds＝vout-vt≈vin+o(vin)-[vin+o(vin)＝o(vin)≈0

这里采用了数学上记号，小o表示“远小于”，例如o(vin)表示远小于vin的量。因此，PMOS管PM1的源极和漏极是同步跟随输入信号摆动，但就其差值而言，几乎为0(波动也就是在输入信号的万分之一左右)，因此感觉不到vds的变化。既然感觉不到vds的变化，那么PMOS管PM1管的gds也就几乎等于0。因此，对于本申请的电路结构：

非线性分量大幅减小，因此大幅降低了谐波失真。在同样的CMOS工艺上设计和仿真结果显示，采用本申请的所提出的新的源跟随器结构输入缓冲器，2次谐波和3次谐波的分量可以做到<-120dBc，意味着基于这种源跟随器的输入缓冲器的测量系统，有效位数最高可以达到接近20bits的水平，对于高精度应用场合，足够了(通常16bits左右比较常见)。

另一方面要考量的指标是增益精度，这对于高精度测量系统来说，同样是至关重要的。实际中，信号处理链路中的每一级(缓冲隔离、放大、滤波、模数转换….)都会引入增益，而每一级的增益都会受到PVT(工艺偏差、电源波动、温度)的影响，往往非常复杂甚至难以精确刻画。在PVT的影响中：

通常电源波动V的影响可以通过设计来解决，例如置于LDO(Low DropoutRegulator，低压差线性稳压器)下让V保持恒定。

通常工艺偏差P的影响通过芯片/整机出厂前的标定环节来解决。所谓标定，就是把芯片/整机出厂前的增益值Av0记下来，存入芯片的非易失性存储器中，称为标定。正常使用时，用Av0对实际增益Av进行校准。通过这种方式，消除了片与片之间的工艺差异；

而温度T的影响，须通过优秀的设计水平和巧妙的电路结构让电路的增益变得对温度不敏感。

对于图8所示的传统的单PMOS管构成的源跟随器结构输入缓冲器来说，其增益为：

其中

gds(PVT)和gm(PVT)都是随温度剧烈变化的量，从-40℃到+85℃范围，gds(PVT)/gm(PVT)变化量往往高达2倍以上。如之前，gds/gm的典型值大概为1％，Av典型值约为0.99；但如果考虑到gds/gm的随温度变化后，Av随温度的变化高达1％以上，这带来了很大的测量误差，使得高精度测量系统变得不再精确。由于gds(PVT)/gm(PVT)不仅跟T有关系，还跟P有关系，这意味着对于每一颗芯片，gds(PVT)/gm(PVT)的温度曲线可能都不一样，使得考虑做温度补偿的想法变得不可实施(需要对每一颗做温度补偿，代价是极其昂贵的)。

但是，对于本申请提出的专利方案，其增益为：

其中

假设x本身的值大约为1％，全温度范围内变化大约也是1％。如之前，o(x)是一个比x还小40dB左右(大约100倍)的量，因此o(x)本身的值大约为0.01％，而全温度范围内变化大约也是0.01％量级左右，折算成温度系数大约8ppm/℃，从目前可以查到的文献看，这属于最顶级的水平，满足绝大部分高精度测量系统的应用。

本申请将2个MOS管构成的源跟随器，输入端并联在一起，输出端“串联”在一起。其中一个MOS管作为主源跟随器100，另一个或多个MOS管作为辅源跟随器200，输出取自主源跟随器100。辅源跟随器200的作用是消除主源跟随器100的沟道长度调制效应，从而大幅度提高主源跟随器100的线性度和增益精度。

为了让主、辅源跟随器200的MOS管都工作在饱和区，采用的设计方法：其一是采用多阈值管的设计方法；其二是采用更加富有技巧的管子尺寸选取方法。这两种方法在前面有详细描述。

本申请的输入缓冲器和集成电路线性度极其好，增益极为精确；输入信号不需要提供额外偏置电压(传感器可以直接取地作为共模信号)；电路极其简单，且与CMOS工艺完全兼容，无需特殊器件；阻抗隔离(输入为高阻抗，输出为低阻抗)；其它方面性能(如噪声、功耗、电压裕度的消耗)与普通单MOS管源跟随器结构相当。这在电路设计领域中是非常罕见的现象。在电路设计领域中，充满了各种折中(tradeoff)，一种电路架构比另一种在某方面性能优秀，往往是以牺牲其它方面性能为代价换来的。

请参阅图10A和图10B，本申请实施例另一方面提供了的差分输入缓冲器包括两个如上的输入缓冲器，两个输入缓冲器的两个输入用于接入差分信号vip、vin。图10A是利用图2的2级PMOS串联结构构成的差分输入缓冲器，图10B是利用图4的2级NMOS串联结构构成的差分输入缓冲器。差分电路具有对称性，天生对偶次谐波具有抑制能力，因此有着更为广泛的使用，实际应用中绝大部分放大器电路是以差分(或者伪差分)的形式出现。在图10A和图10B的结构中，左右半边电路、原理及性能完全一样，具体实施方式可以实施例一和三的说明，这里不再赘述。

必须指出的是，差分输入缓冲器的两个输入缓冲器虽然以图10A和图10B是以2级PMOS或NMOS串联结构为例说明，实际上对于包括但不限于实施例一至六的所有结构，均可以构成差分电路，这些都属于本申请的保护范围。

本申请实施例的第三方面提供了一种集成电路，包括如上的输入缓冲器。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种输入缓冲器，其特征在于，包括同向或反向串联在电源和公共电位之间的电流源、由第一晶体管构成的主源跟随器以及由至少一个第二晶体管构成的辅源跟随器，所述第一晶体管和所述第二晶体管的栅极共接作为输入缓冲器的输入，所述电流源和所述主源跟随器之间的共接点作为所述输入缓冲器的输出，所述辅源跟随器用于消除所述主源跟随器的沟道长度调制效应。

2.如权利要求1所述的输入缓冲器，其特征在于，还包括第一电平移位模块，所述第一电平移位模块连接在所述电流源和所述主源跟随器之间，所述第一电平移位模块与所述电流源之间的共接点作为所述输入缓冲器的输出，所述第一电平移位模块用于增加输出电平移位。

3.如权利要求1所述的输入缓冲器，其特征在于，还包括第二电平移位模块，所述第二电平移位模块连接在所述主源跟随器和所述辅源跟随器之间，所述第二电平移位模块用于增加输出电平移位。

4.如权利要求1至3任一项所述的输入缓冲器，其特征在于，所述第一晶体管和所述第二晶体管为PMOS管，所述第一晶体管的源极通过所述电流源接电源，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和公共电位之间。

5.如权利要求1至3任一项所述的输入缓冲器，其特征在于，所述第一晶体管和所述第二晶体管为NMOS管，所述第一晶体管的源极通过所述电流源接公共电位，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和电源之间。

6.如权利要求1所述的输入缓冲器，其特征在于，所述第一晶体管和所述第二晶体管均工作在饱和区。

7.如权利要求1或6所述的输入缓冲器，其特征在于，所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压。

8.如权利要求7所述的输入缓冲器，其特征在于，所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压关系为：|Vth1|-|Vth0|≥|Vod0|+margin；

其中，Vth1为所述第一晶体管的阈值电压，Vth0为所述第二晶体管的阈值电压，Vod0为所述第二晶体管的过驱动电压，margin为电压裕量。

9.一种差分输入缓冲器，其特征在于，包括两个如权利要求1至8任一项所述的输入缓冲器，两个所述输入缓冲器的两个输入用于接入差分信号。

10.一种集成电路，其特征在于，包括如权利要求1至8任一项所述的输入缓冲器。

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