CN210405272U - 超前半比预测电路 - Google Patents

Abstract

超前半比预测电路，涉及电子技术和电力、通信等领域，解决现有信号同步系统中预测同步信号延迟时存在设计过程复杂，且无法实现真正同步的问题，本新型提供的电路可以根据两个输入信号的不同相位，自动输出一个即比两个信号都超前的信号；超前量可以始终保持等于两个输入信号相位差的一半，而且与输入信号的频率没有关系；输出信号的边沿始终位于两个输入信号边沿的前面，且超前量总是等于两个输入信号相位差的一半；本新型的电路应用于一种预测式信号同步系统中，可以自动匹配传输电缆的长度，按延迟比例为各个子系统重建同步信号。即可以产生与同步信源无延时无相位差的同步信号，也可以产生与信源相比具有固定超前或滞后量的同步信号。

Description

超前半比预测电路

技术领域

本实用新型涉及电子技术和电力、通信等领域，运用这种装置，可以设计一种预测式信号同步系统，对多个系统所共用的统一时钟同步信号，按照同步源距离的不同而自动进行超前或滞后调整，实现各系统时钟自动精准同步。

背景技术

在电子、通信、电力及其他需要精准时钟同步的大型电子系统中，经常需要用统一的一个时钟信号同步多个子系统。处于同一机房的各子系统，现场施工电缆需要通过桥架或地沟布设，实际线路长度短则十几米，长则上百米。有时还分布在不同的楼层，电缆可能会长达几百米。时钟同步信号是电磁波，在电缆中的速度大约是真空光速的三分之二，也就是每二百米大约延迟一微秒。如果各系统距离差异较大或者同步信号频率较高，那么各处相位误差非常明显。

目前修正各系统同步时钟误差的方法是利用延迟装置延迟附近系统同步信号的方法。也就是对近距离系统的同步信号额外增加延迟，使其与远距离的同步信号延迟量一致。在实际现场施工时，因为连接到每个子系统的电缆常需穿越各种隐蔽的沟孔，长度无法准确事先设计，所以具体延时数值只能在安装之后才能测量调整。如果在已完工的大系统中又新增加一个最远距离的子系统，那么就需要把所有其他现有子系统的延迟量全部重设一遍。

运用超前半比预测电路可以设计出一种时间预测同步系统，自动匹配传输电缆的长度，为各个子系统重建同步信号，既不需要测量电缆有多长，也不需要测量信号究竟被延迟了多少，自动产生与信源无延迟、相位一致的同步信号。

实用新型内容

本实用新型为解决现有信号同步系统中预测同步信号延迟时存在设计过程复杂，且无法实现真正同步的问题，提供一种超前半比预测电路。

超前半比预测电路，包括输入端INA，输入端INB，输出端，时钟输入端，第一D触发器，第二D触发器，第二D触发器，第四D触发器，第一与门，第二与门，与第三门，非门，第一数据锁存器，第二数据锁存器，第三数据锁存器，可逆计数器，计数器，减法器，第一比较器，第二比较器，第一或门，第二或门，第一T触发器和第二T触发器；

所述输入端INA与第一D触发器的C输入端连接，输入端INB与第四D触发器的C输入端连接，时钟输入端分别与可逆计数器的CLK输入端，第二T触发器的C输入端，计数器的CP输入端以及第一T触发器的C输入端连接，VCC分别与第一D触发器的D输入端，第二D触发器的D输入端，第三D触发器的D输入端，第二T触发器的T输入端以及第四D触发器的D输入端连接；

第一与门的输出端分别与第一D触发器的CLR异步输入端以及第二D触发器的CLR异步输入端连接，第二与门的输出端分别与第三D触发器的CLR异步输入端以及第四D触发器的CLR异步输入端连接；

第一D触发器的Q端与第一与门的A输入端连接，第二D触发器的Q端分别与第一与门的B输入端，第二或门的B输入端以及非门的输入端连接；

第三D触发器的Q端分别与第二与门的A输入端，第一数据锁存器的C输入端，第二数据锁存器的C输入端以及第三与门的B输入端连接，第四D触发器的Q端与第二与门的B输入端连接；

第二T触发器的Q端与第三与门的A输入端连接；

第三与门的输出端与第二或门的A输入端连接，第二或门的输出端与可逆计数器的CE端连接，非门的输出端与可逆计数器的

输入端连接，可逆计数器的输出端Q[N..0]通过N+1条数据线与第一数据锁存器的D[N..0]输入端连接，第一数据锁存器的Q[N..0]输出端通过数据总线D[N..0]与减法器的A输入端连接，第一数据锁存器的QN输出端通过数据总线D[N..1]与第二数据锁存器的D[N-1..0]输入端连接，第二数据锁存器的Q[N..0]输出端通过N+1条数据总线与减法器的B输入端连接；

减法器的Y输出端与第三数据锁存器的D[N..0]输入端连接，第三数据锁存器的Q[N..0]输出端通过数据总线P[N..0]与第一比较器的A输入端连接；

计数器的Q[N..0]输出端通过数据总线Q[N..0]与第一比较器的B输入端连接，计数器的Q[N-1..0]输出端通过数据总线Q[N-1..0]与第二比较器的A输入端连接；

第一数据锁存器的Q[N..1]输出端通过数据总线P[N..1]与第二比较器的B输入端连接；第一比较器的输出端分别与计数器的CLR输入端以及第一或门的A输入端连接；第二比较器的输出端与第一或门的B输入端连接，第一或门的输出端与第一T触发器的T输入端连接；第一T触发器的Q输出端分别与第一数据锁存器的C输入端，第二D触发器的C输入端、第三D触发器的C输入端以及输出端连接。

本实用新型的有益效果：

本实用新型提供的电子系统可以根据两个输入信号的不同相位，自动输出一个即比两个信号都超前的信号；超前量可以始终保持等于两个输入信号相位差的一半，而且与输入信号的频率没有关系；从波形图上可以看到，输出信号的边沿始终位于两个输入信号边沿的前面，且超前量总是等于两个输入信号相位差的一半。与现有技术有两个创新点：一个是本实用新型公开的电路系统根据两个输入信号产生一个新信号，现有锁相环技术只能根据一个输入信号产生新信号；另一个创新点是现有技术不存在能够产生一个始终超前并等于两个输入信号相位差的一半的电路。

本实用新型提供的装置应用于一种预测式信号同步系统中，可以自动匹配传输电缆的长度，按延迟比例为各个子系统重建同步信号。即不需要测量实际电缆有多长，又不需要测量信号延迟时间究竟是多少。被同步的各个子系统相互无关，任何单个子系统的改变都无需调整其他子系统。即可以产生与同步信源无延时无相位差的同步信号，也可以产生与信源相比具有固定超前或滞后量的同步信号。

附图说明

图1为本实用新型所述的超前半比预测电路的电路原理图；

图2为本实用新型所述的INA，INB以及OUT三个信号在锁定同步状态时的波形图；图中三个信号边沿到达的先后顺序为OUT、INA、INB，时间差2TA＝TB。

具体实施方式

具体实施方式、结合图1说明本实施方式，超前半比预测电路，包括输入端INA，输入端INB，输出端OUT，时钟输入端OSC，第一D触发器U1，第二D触发器U2，第二D触发器U10，第四D触发器U4，第一与门U3，第二与门U11，与第三门U19，非门U5，第一数据锁存器U7，第二数据锁存器U8，第三数据锁存器U12，可逆计数器U6，计数器U15，减法器U9，第一比较器U13，第二比较器U14，第一或门U16，第二或门U20，第一T触发器U17和第二T触发器U18；所述输入端INA与第一D触发器U1的C输入端连接，输入端INB与第四D触发器U4的C输入端连接；

时钟输入端OSC分别与可逆计数器U6的CLK输入端，第二T触发器U18的C输入端，计数器U15的CP输入端以及第一T触发器U17的C输入端连接，

输出端OUT分别与第一T触发器U17的Q输出端，第三数据锁存器U12的C输入端，第二D触发器U2的C输入端以及第三D触发器U10的C输入端连接，

VCC分别与第一D触发器U1的D输入端，第二D触发器U2的D输入端，第三D触发器U10的D输入端，第二T触发器U18的T输入端以及第四D触发器U4的D输入端连接；

第一与门U3的输出端分别与第一D触发器U1的CLR异步输入端以及第二D触发器U2的CLR异步输入端连接，第二与门U11的输出端分别与第三D触发器U10的CLR异步输入端以及第四D触发器U4的CLR异步输入端连接；

第一D触发器U1的Q端与第一与门U3的A输入端连接，第二D触发器U2的Q端分别与第一与门U3的B输入端，第二或门U20的B输入端以及非门U5的输入端连接；

第三D触发器U10的Q端分别与第二与门U11的A输入端，第一数据锁存器U7的C输入端，第二数据锁存器U8的C输入端以及第三与门U19的B输入端连接，第四D触发器U4的Q端与第二与门U11的B输入端连接；

第二T触发器U18的Q端与第三与门U19的A输入端连接；

第三与门U19的输出端与第二或门U20的A输入端连接，第二或门U20的输出端与可逆计数器U6的CE端连接，非门U5的输出端与可逆计数器U6的

输入端连接，可逆计数器U6的输出端Q[N..0]通过N+1条数据线与第一数据锁存器U7的D[N..0]输入端连接，第一数据锁存器U7的Q[N..0]输出端通过数据总线D[N..0]与减法器U9的A输入端连接，第一数据锁存器U7的QN输出端通过数据总线D[N..1]与第二数据锁存器U8的D[N-1..0]输入端连接，第二数据锁存器U8的Q[N..0]输出端通过N+1条数据总线与减法器U9的B输入端连接；

减法器U9的Y输出端与第三数据锁存器U12的D[N..0]输入端连接，第三数据锁存器U12的Q[N..0]输出端通过数据总线P[N..0]与第一比较器U13的A输入端连接；

计数器U15的Q[N..0]输出端通过数据总线Q[N..0]与第一比较器U13的B输入端连接，计数器U15的Q[N-1..0]输出端通过数据总线Q[N-1..0]与第二比较器U14的A输入端连接；

第一数据锁存器U12的Q[N..1]输出端通过数据总线P[N..1]与第二比较器U14的B输入端连接；

第一比较器U13的输出端分别与计数器U15的CLR输入端以及第一或门U16的A输入端连接；第二比较器U14的输出端与第一或门U16的B输入端连接，第一或门U16的输出端与第一T触发器U17的T输入端连接；第一T触发器U17的Q输出端分别与第一数据锁存器U12的C输入端，第二D触发器U2的C输入端、第三D触发器U10的C输入端以及输出端OUT连接。

本实施方式中，同步信号输出电路信号输出周期与输入数值存在线性关系；即：由第三数据锁存器U12，计数器U15，第一比较器U13，第二比较器U14，第一或门U16以及第一T触发器U17组成了所述同步信号输出电路，信号从输出端OUT输出，周期等于时钟输入端OSC输入的高频时钟信号周期乘以第三数据锁存器U12输出的数值，占空比为50％；若时钟输入端OSC输入的高频时钟信号周期为t，第三数据锁存器U12输出的数值为X，则与输出端OUT信号周期T，存在线性关系：

T＝Xt

这种线性关系对于保证环路同步锁定的快速收敛以及稳定工作都非常重要，如果输出信号周期与输入数值不是线性关系，那么会影响电路快速收敛性能，甚至在同步调整的过程中可能引发自激振荡；另外，保证占空比接近50％可以扩大在同步过程中的锁定范围，如果占空比过大或过小，那么都会缩小同步预测的鉴频鉴相范围；

本实施方式中，两个频率都为f的输入信号Fa和输入信号Fb分别输入到经输入端INA和输入端INB，并且输入信号Fa的上升沿比输入信号Fb的上升沿先到达，在电路进入同步锁定状态之后可以在输出端OUT输出信号Fx，输出信号Fx的频率自动等于f，并且输出信号Fx超前于输入信号Fa且存在时间差为TA，输入信Fa与输入信Fb之间存在时间差为TB；TA与TB存在二倍比例关系；

TB＝2TA

输出信号Fx始终超前输入信号Fa与输入信号Fb两个信号一半的比例关系，与频率f以及输入信Fa与输入信Fb时间差的绝对值无关；

本实施方式中，采用第二T触发器U18，第三与门U19，第二或门U20，可逆计数器U6以及非门U15组成可逆差额计数器，当第二D触发器U2的Q端输出为1时，可逆差额计数器为减法计数模式，时钟输入端OSC的每个脉冲的边沿使可逆计数器U6的数值减一；当第二D触发器U2的Q端输出为0，并且第三D触发器U10的Q端输出为1时，每两个时钟输入端OSC的脉冲的边沿使可逆计数器U6的数值加一；因为时钟输入端OSC输入信号频率保持不变，所以可逆差额计数器的减法计数速率是加法计数速率的二倍。

本实施方式中，采用第一D触发器U1，第二D触发器U2，第三D触发器U10，第四D触发器U4，第一与门U3以及第二与门U11组成三输入双鉴相器，对信号输出端OUT输出信号Fx，输入端INA的输入信号Fa，输入端INB的输入信号Fb进行三信号鉴相；在所述时间差TA与时间差TB期间，可逆计数器U6的CE端一直保持有效，处于加计数或者减计数的工作状态；所述可逆差额计数器进行加计数与减计数的规则不相同，存在计数速率差额；在所述时间差TA期间，可逆差额计数器处于减计数状态，每个计数脉冲减一；在所述时间差TB期间，可逆差额计数器处于加计数状态，每两个计数脉冲加一；所述三输入双鉴相器与可逆差额计数器组成了比例误差测量电路，若可逆差额计数器中在TA开始之前数值为G，在所述比例误差测量电路经历了所述相同数值的2TA和TB之后，数值可以恢复回到G，则电路处于同步锁定状态；

所述比例误差测量电路的输出数值经减法器U9输出；在所述2TA与TB相等之后，第一数据锁存器U7锁存可逆计数器U6输出的数值也为G；一旦2TA不等于TB，则可逆计数器U6产生计数误差2Δ，第一数据锁存器U7锁存数值等于G-2Δ，通过总线D[N..0]输出给减法器U9以及第二数据锁存器U8；第二数据锁存器U8的数据输入端D[N-1..0]连接到总线D[N..1]，其意义为二进制右移一位，使第二数据锁存器U8中数据等于数据锁存器U7输出数值的一半；第二数据锁存器U8的时钟输入端C与第一数据锁存器U7的时钟输入端联接在一起，从时间关系上可看出，第二数据锁存器U8比第一数据锁存器U7输出数据存在一个周期的延迟；从减法器U9输出的数据特性可用以下公式描述；G_N+1＝G_N-2Δ_N+1+Δ_N

对于第N+1次的比例同步过程，所述比例误差测量输出量G_N+1，应等于上次的输出G_N减去本次测量误差Δ_N+1的2倍，之后再与上次测量误差Δ_N相加；

本实施方式中，整个电路可以用两个周期完成同步锁定，实现快速收敛；所述第一数据锁存器U12输出的数值为X与输出端OUT信号周期T存在线性关系，若在第N次的比例同步过程中，所述输入信号Fa或输入信号Fb的上升沿时刻发生变更，使所述TB发生改变，则电路只需要经过两次重新同步，也就是在第N+2次之后，即可实现2TA＝TB的重新同步过程。

所述超前半比预测电路与传统锁相环的收敛方式不同，传统锁相环的反馈环路只有在处于临界阻尼状态时收敛最快；处于临界阻尼的电路仍然需要经历很多次周期才能逐渐收敛进入锁定同步状态，比本实用新型所述快速收敛方式慢得多。

Claims (7)

1.超前半比预测电路，包括输入端INA，输入端INB，输出端(OUT)，时钟输入端(OSC)，第一D触发器(U1)，第二D触发器(U2)，第二D触发器(U10)，第四D触发器(U4)，第一与门(U3)，第二与门(U11)，第三与门(U19)，非门(U5)，第一数据锁存器(U7)，第二数据锁存器(U8)，第三数据锁存器(U12)，可逆计数器(U6)，计数器(U15)，减法器(U9)，第一比较器(U13)，第二比较器(U14)，第一或门(U16)，第二或门(U20)，第一T触发器(U17)和第二T触发器(U18)；其特征是：

所述输入端INA与第一D触发器(U1)的C输入端连接，输入端INB与第四D触发器(U4)的C输入端连接，时钟输入端(OSC)分别与可逆计数器(U6)的CLK输入端，第二T触发器(U18)的C输入端，计数器(U15)的CP输入端以及第一T触发器(U17)的C输入端连接；

VCC分别与第一D触发器(U1)的D输入端，第二D触发器(U2)的D输入端，第三D触发器(U10)的D输入端，第二T触发器(U18)的T输入端以及第四D触发器(U4)的D输入端连接；

第一与门(U3)的输出端分别与第一D触发器(U1)的CLR异步输入端以及第二D触发器(U2)的CLR异步输入端连接，第二与门(U11)的输出端分别与第三D触发器(U10)的CLR异步输入端以及第四D触发器(U4)的CLR异步输入端连接；

第一D触发器(U1)的Q端与第一与门(U3)的A输入端连接，第二D触发器(U2)的Q端分别与第一与门(U3)的B输入端，第二或门(U20)的B输入端以及非门(U5)的输入端连接；

第三D触发器(U10)的Q端分别与第二与门(U11)的A输入端，第一数据锁存器(U7)的C输入端，第二数据锁存器(U8)的C输入端以及第三与门(U19)的B输入端连接，第四D触发器(U4)的Q端与第二与门(U11)的B输入端连接；

第二T触发器(U18)的Q端与第三与门(U19)的A输入端连接；

第三与门(U19)的输出端与第二或门(U20)的A输入端连接，第二或门(U20)的输出端与可逆计数器(U6)的CE端连接，非门(U5)的输出端与可逆计数器(U6)的

输入端连接，可逆计数器(U6)的输出端Q[N..0]通过N+1 条数据线与第一数据锁存器(U7)的D[N..0]输入端连接，第一数据锁存器(U7)的Q[N..0]输出端通过数据总线D[N..0]与减法器(U9)的A输入端连接，第一数据锁存器(U7)的QN输出端通过数据总线D[N..1]与第二数据锁存器(U8)的D[N-1..0]输入端连接，第二数据锁存器(U8)的Q[N..0]输出端通过N+1条数据总线与减法器(U9)的B输入端连接；

减法器(U9)的Y输出端与第三数据锁存器(U12)的D[N..0]输入端连接，第三数据锁存器(U12)的Q[N..0]输出端通过数据总线P[N..0]与第一比较器(U13)的A输入端连接；

计数器(U15)的Q[N..0]输出端通过数据总线Q[N..0]与第一比较器(U13)的B输入端连接，计数器(U15)的Q[N-1..0]输出端通过数据总线Q[N-1..0]与第二比较器(U14)的A输入端连接；

第三数据锁存器(U12)的Q[N..1]输出端通过数据总线P[N..1]与第二比较器(U14)的B输入端连接；

第一比较器(U13)的输出端分别与计数器(U15)的CLR输入端以及第一或门(U16)的A输入端连接；

第二比较器(U14)的输出端与第一或门(U16)的B输入端连接，第一或门(U16)的输出端与第一T触发器(U17)的T输入端连接；

第一T触发器(U17)的Q输出端分别与第三数据锁存器(U12)的C输入端，第二D触发器(U2)的C输入端、第三D触发器(U10)的C输入端以及输出端(OUT)连接。

2.根据权利要求1所述的超前半比预测电路，其特征在于：第三数据锁存器(U12)，计数器(U15)，第一比较器(U13)，第二比较器(U14)第一或门(U16)以及第一T触发器(U17)组成同步信号输出电路，信号从输出端(OUT)输出，周期等于时钟输入端(OSC)输入的高频时钟信号周期乘以第三数据锁存器(U12)输出的数值，占空比为50％；若时钟输入端(OSC)输入的高频时钟信号周期为t，第三数据锁存器(U12)输出的数值为X，则输出端(OUT)的信号周期T与所述高频时钟信号周期t以及数值X，存在线性关系：

T＝Xt。

3.根据权利要求1所述的超前半比预测电路，其特征在于：两个频率都为f的输入信号Fa和输入信号Fb分别输入经输入端INA和输入端INB输入，并且输入信号Fa的上升沿比信号输入信号Fb的上升沿先到达，在所述电路进入同步锁定状态之后，在输出端(OUT)输出信号Fx，输出信号Fx的频率自动等于f，并且输出信号Fx超前于输入信号Fa且存在时间差为TA，输入信号Fa与输入信号Fb之间存在时间差为TB；TA与TB存在二倍比例关系；TB＝2TA，输出信号Fx始终超前输入信号Fa与输入信号Fb两个信号一半的比例关系。

4.根据权利要求3所述的超前半比预测电路，其特征在于：采用第二T触发器(U18)，第三与门(U19)，第二或门(U20)，可逆计数器(U6)，以及非门(U5)组成可逆差额计数器，当第二D触发器(U2)的Q端输出为1时，所述可逆差额计数器为减法计数模式，时钟输入端(OSC)的每个脉冲的边沿使可逆计数器(U6)的数值减一；当第二D触发器(U2)的Q端输出为0，并且D触发器(U10)的Q端输出为1时，每两个时钟输入端(OSC)的脉冲的边沿使可逆计数器(U6)的数值加一；则可逆差额计数器的减法计数速率是加法计数速率的二倍。

5.根据权利要求4所述的超前半比预测电路，其特征在于：采用第一D触发器(U1)，第二D触发器(U2)，第三D触发器(U10)，第四D触发器(U4)，第一与门(U3)，以及第二与门(U11)组成三输入双鉴相器，所述三输入双鉴相器对信号输出端(OUT)的输出信号Fx，输入端INA的输入信号Fa以及输入端INB的输入信号Fb进行三信号鉴相；在所述时间差TA与时间差TB期间，可逆计数器(U6)的CE端一直保持有效，处于加计数或者减计数的工作状态；所述可逆差额计数器进行加计数与减计数的规则不相同，存在计数速率差额；在所述时间差TA期间，可逆差额计数器处于减计数状态，每个计数脉冲减一；在所述TB期间，可逆差额计数器处于加计数状态，每两个计数脉冲加一；所述三输入双鉴相器与可逆差额计数器组成了比例误差测量电路，若可逆差额计数器中在TA开始之前数值为G，在所述比例误差测量电路经过所述相同数值的2TA和TB之后，数值恢复回到G，则电路处于同步锁定状态。

6.根据权利要求5所述的超前半比预测电路，其特征在于：比例误差测量电路的输出数值经减法器(U9)输出；在所述2TA与TB相等之后，第一数据锁存器(U7)锁存可逆计数器(U6)输出的数值为G；当2TA不等于TB，则可逆计数器(U6)产生计数误差2Δ，第一数据锁存器(U7)锁存数值等于G-2Δ，通过总线D[N..0]输出给减法器(U9)以及第二数据锁存器(U8)；第二数据锁存器(U8)的数据输入端D[N-1..0]连接到总线D[N..1]，即为二进制右移一位，使第二数据锁存器(U8)中数据等于第一数据锁存器(U7)输出数值的一半；第二数据锁存器(U8)的时钟输入端C与第一数据锁存器(U7)的时钟输入端联接在一起，第二数据锁存器(U8)比第一数据锁存器(U7)输出数据存在一个周期的延迟；从减法器(U9)输出的数据特性采用下公式表示：

G_N+1＝G_N-2Δ_N+1+Δ_N

对于第N+1次的比例同步过程，所述比例误差测量输出量G_N+1，应等于上次的输出G_N减去本次测量误差Δ_N+1的2倍，之后再与上次测量误差Δ_N相加。

7.根据权利要求6所述的超前半比预测电路，其特征在于：所述第三数据锁存器(U12)输出的数值为X与输出端(OUT)输出信号周期T存在线性关系，若在第N次的比例同步过程中，所述输入信号Fa或输入信号Fb的上升沿时刻发生变更，使所述时间差TB发生改变，则电路需要经过两次重新同步，即：在第N+2次之后，即实现2TA＝TB的重新同步过程。

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