CN210123521U - 一种工业控制电路 - Google Patents
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Abstract
本实用新型公开了一种工业控制电路，包括微控制器、第一时钟模块、第二时钟模块，现场可编辑逻辑门阵列及通信模块，其中微控制器具有并行计算能力。通信模块与背板总线相连接，通信模块连接到现场可编辑逻辑门阵列的接收端引脚和发送端引脚，微控制器通过并行总线与现场可编辑逻辑门阵列相连接，复位电路与微控制器的异步复位引脚相连接，第一时钟模块与微控制器的时钟信号输入端相连接，第二时钟模块与现场可编辑门阵列的时钟信号输入端相连接。本实用新型通过这样的电路结构将数据的串行处理转换成并行处理提高了系统的实时性和并行控制能力，同时提高了系统的稳定性。
Description
技术领域
本实用新型涉及工业控制技术领域，尤其涉及一种工业控制电路。
背景技术
微控制器MCU(Microcontroller Unit)是把中央处理器的频率与规格做了适当的缩减，并将内存、计数器，USB，A/D转换、UART、PLC、DMA等周边接口整合到单一芯片上，形成芯片级的计算机，为不同的应用场合做不同的组合控制。随着科技的飞速发展，越来越多的微控制器应用到工业控制行业中。但在工业控制行业，对于数字量和模拟量的输入输出、通信传输及控制领域大多采用单核微控制器处理。由于单核MCU直接连接通信模块，接收到通信模块的串行数据并且只能进行串行处理，为应对突发事件处理，大多数都采用中断处理，造成系统的实时性响应差。
实用新型内容
基于上述技术的不足，本实用新型实施例提供一种工业控制电路，以并行处理数据，提高系统的实时性。
为实现上述目的，本实用新型实施例提供如下技术方案：
一种工业控制电路，包括：
微控制器、第一时钟模块、第二时钟模块、复位电路、现场可编辑逻辑门阵列及通信模块，其中，所述微控制器具有并行计算能力；
所述通信模块与背板总线相连接，所述通信模块连接到所述现场可编辑逻辑门阵列的接收端引脚和发送端引脚；
所述微控制器通过并行总线与所述现场可编辑逻辑门阵列相连接；
所述复位电路与所述微控制器的异步复位脚相连接；
所述第一时钟模块与所述微控制器的时钟信号输入端相连接，所述第二时钟模块与所述现场可编辑逻辑门阵列的时钟信号输入端相连接。
进一步的，所述微控制器为：Cortex-M4内核的GD32F407系列CPU。
进一步的，所述第一时钟模块和所述第二时钟模块位于同一时钟电路中，所述第一时钟模块和所述第二时钟模块均为8M有源晶振。
进一步的，所述复位电路包括：复位模块、下载模块、逻辑与门和逻辑或门，
所述下载模块的输入端与所述逻辑或门的第一输入端连接，所述复位模块的复位信号端与所述逻辑或门的第二输入端连接，所述逻辑或门的输出端与所述逻辑与门的第一输入端连接，所述下载模块的复位控制端与所述逻辑与门的第二输入端连接，所述逻辑与门的输出端与所述微控制器的异步复位引脚相连接。
进一步的，所述下载模块分别与所述微控制器的数据输入/输出(SWDIO)引脚和时钟(SWCLK)引脚相连接。
进一步的，所述现场可编辑逻辑门阵列为：MAX10系列的可编辑逻辑门阵列，所述MAX10系列包括随机存取存储器。
进一步的，所述通信模块为485芯片和/或M-LVDS芯片。
进一步的，所述现场可编辑逻辑门阵列连接控制外设。
从上述电路中得出，通信模块连接到现场可编辑逻辑门阵列的接收端引脚和发送端引脚，微控制器通过并行总线与现场可编辑逻辑门阵列相连接。从上述的连接结构，可以看出现场可编辑逻辑门阵列接收并储存到来自通信模块的数据，微控制器通过并行总线对存储在现场可编辑逻辑门阵列的数据进行并行处理，从而提高了系统的实时性。复位模块的复位信号端与逻辑或门的第二输入端连接，逻辑或门的输出端与逻辑与门的第一输入端连接，下载模块的复位控制端与逻辑与门的第二输入端连接，逻辑与门的输出端与微控制器的异步复位引脚相连接，实现了上电复位和看门狗复位，在程序下载时屏蔽外部看门狗复位。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本实用新型的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本实用新型实施例提供的一种工业控制电路的示意图；
图2为本实用新型实施例提供的一种工业控制电路的数据传输示意图；
图3为本实用新型实施例提供的一种工业控制电路中复位电路的数据传输示意图。
具体实施方式
本实用新型公开了一种工业控制电路，本领域技术人员可以借鉴本文内容，适当改进工艺参数实现。特别需要指出的是，所有类似的替换和改动对本领域技术人员来说是显而易见的，它们都被视为包括在本实用新型。本实用新型的技术方案及应用已经通过较佳实施例进行了描述，相关人员明显能在不脱离本实用新型内容、精神和范围内对本文所述的技术方案和应用进行改动或适当变更与组合，来实现和应用本实用新型技术。
下面结合实施例，进一步阐述本实用新型。
请参阅图1，图1为本实用新型实施例提供的工业控制电路的结构示意图。
工业控制电路包括微控制器、第一时钟模块、第二时钟模块、复位电路、现场可编辑逻辑门阵列(FPGA)及通信模块，其中微控制器具有并行处理计算能力。通信模块与背板总线相连接，通信模块连接到FPGA模块的接收端(Rx)引脚和发送端(Tx)引脚，微控制器通过并行总线与FPGA模块相连接，复位电路与微控制器的异步复位(NRST)引脚相连接，第一时钟模块与微控制器的时钟信号输入端相连接，第二时钟模块与FPGA模块的时钟信号输入端相连接。
微控制器也被称为微控制单元(MCU，Microcontroller Unit)，它是把中央处理器(CPU，Central Process Unit)的频率与规格做适当缩减，并将内存(memory)、计数器(Timer)、USB、A/D转换、UART、PLC、DMA等周边接口，甚至LCD驱动电路都整合在单一芯片上，形成芯片级的计算机。微控制器为：可以为Cortex-M4内核的GD32F407系列CPU。
可选的，第一时钟模块和第二时钟模块位于同一时钟电路中，第一时钟模块和第二时钟模块均为8M有源晶振。
如图1所示，下载模块的输入端与逻辑或门的第一输入端连接，复位模块的复位信号端与逻辑或门的第二输入端连接，逻辑或门的输出端与逻辑与门的第一输入端连接，下载模块的复位控制端与逻辑与门的第二输入端连接，逻辑与门的输出端与微控制器的异步复位引脚相连接。
其中，复位模块可以是具有上电复位和看门狗复位功能的复位芯片，下载模块可以是烧录器，具有可编辑的集成电路写入数据功能。
FPGA模块是现场可编辑逻辑门阵列，现场可编辑逻辑门阵列是一种作为专用集成电路领域中的一种半定制电路。其中，现场可编辑逻辑门阵列为：MAX10系列的可编辑逻辑门阵列，MAX10系列包括随机存取存储器。
在一可选实施例中，通信模块为485芯片和/或M-LVDS芯片。
如图1所示，现场可编辑逻辑门阵列还可以连接控制外设。
请参阅图2，图2为本实用新型实施例提供的工业控制电路的数据传输示意图。
通信模块从背板总线接收到差分信号并转换成串行数据，FPGA模块通过接收端引脚接收到来自通信模块的串行数据并将串行数据存储在RAM区中。微控制器通过并行总线并行读取FPGA模块中RAM区的数据，并进行处理。微控制器通过并行总线将处理好的数据并行写入FPGA模块中的RAM区。FPGA模块将处理好的数据通过发送端引脚发送给通信模块。通信模块将处理好的数据转换成差分信号发送给背板总线。
请参阅图3，图3为本实用新型实施例提供的复位电路的数据传输示意图。
复位电路可以包括：复位模块、下载模块、逻辑或门和逻辑与门。下载模块的输入(in-put)端与逻辑或门的输入1端连接，复位模块的复位信号(RST)端与逻辑或门的输入2端连接，逻辑或门的输出端与逻辑与门的输入2端连接，下载模块的复位控制(SWRST)端与逻辑与门的输入2端连接，逻辑与门的输出端与微控制器的异步复位(NRST)引脚相连接。其中，所述下载模块分别与所述微控制器的数据输入/输出引脚和时钟引脚相连接。具体的，如图1所示，下载模块分别通过管脚1、管脚2与微控制器的数据输入/输出(SWDIO)引脚和时钟(SWCLK)引脚相连接。本实用新型所保护的复位电路结构，实现原理如下：
复位电路在执行上电复位时，下载模块的in-put端为逻辑低电平，因此逻辑或门的输出取决于其输入2端复位信号，复位模块在正常的上电复位信号(高低电压脉冲)送至逻辑或门的输入2端，逻辑或门将复位信号送至逻辑与门的输入2端，逻辑与门的输入1端外置上拉电阻，所以逻辑与门的输出取决于逻辑与门的输入2端，逻辑与门将输出复位信号发送至微控制器的NRST引脚，完成正常的上电复位过程。
复位电路在执行看门狗复位时，下载模块的in-put端为逻辑低电平，因此逻辑或门的输出取决于其输入2端复位信号，复位模块在正常的看门狗复位信号送至逻辑或门的输入2端，逻辑或门将复位信号送至逻辑与门的输入2端，逻辑与门的输入1端外置上拉电阻，所以逻辑与门的输出取决于逻辑与门的输入2端，逻辑与门将输出复位信号发送至微控制器的NRST引脚，完成正常的看门狗复位过程。
进行数据下载时，下载模块in-put端为逻辑高电平，因此逻辑或门的输出为高电平，逻辑与门因为逻辑与门的2端为高电平，所以逻辑与门的输出结构取决于逻辑与门的输入1端信号，从而有效的屏蔽了上电复位和看门狗复位，实现了在烧录程序时，上电复位和看门狗复位无效。
以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (8)
1.一种工业控制电路，其特征在于，包括：
微控制器、第一时钟模块、第二时钟模块、复位电路、现场可编辑逻辑门阵列及通信模块，其中，所述微控制器具有并行计算能力；
所述通信模块与背板总线相连接，所述通信模块连接到所述现场可编辑逻辑门阵列的接收端引脚和发送端引脚；
所述微控制器通过并行总线与所述现场可编辑逻辑门阵列相连接；
所述复位电路与所述微控制器的异步复位脚相连接；
所述第一时钟模块与所述微控制器的时钟信号输入端相连接，所述第二时钟模块与所述现场可编辑逻辑门阵列的时钟信号输入端相连接。
2.根据权利要求1所述的工业控制电路，其特征在于，所述微控制器为：Cortex-M4内核的GD32F407系列CPU。
3.根据权利要求1所述的工业控制电路，其特征在于，所述第一时钟模块和所述第二时钟模块位于同一时钟电路中，所述第一时钟模块和所述第二时钟模块均为8M有源晶振。
4.根据权利要求1所述的工业控制电路，其特征在于，所述复位电路包括：复位模块、下载模块、逻辑与门和逻辑或门，
所述下载模块的输入端与所述逻辑或门的第一输入端连接，所述复位模块的复位信号端与所述逻辑或门的第二输入端连接，所述逻辑或门的输出端与所述逻辑与门的第一输入端连接，所述下载模块的复位控制端与所述逻辑与门的第二输入端连接，所述逻辑与门的输出端与所述微控制器的异步复位引脚相连接。
5.根据权利要求4所述的工业控制电路，其特征在于，所述下载模块分别与所述微控制器的数据输入/输出引脚和时钟引脚相连接。
6.根据权利要求1所述的工业控制电路，其特征在于，所述现场可编辑逻辑门阵列为：MAX10系列的可编辑逻辑门阵列，所述MAX10系列包括随机存取存储器。
7.根据权利要求1所述的工业控制电路，其特征在于，所述通信模块为485芯片和/或M-LVDS芯片。
8.根据权利要求1所述的工业控制电路，其特征在于，所述现场可编辑逻辑门阵列连接控制外设。
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|---|---|---|---|---|
| CN113033134A (zh) * | 2021-03-18 | 2021-06-25 | 杭州加速科技有限公司 | 多业务板间触发信号同步系统、同步方法及半导体测试设备 |
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2019
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