CN210006723U - 一种用于高性能弹性计算hec的芯片 - Google Patents

一种用于高性能弹性计算hec的芯片 Download PDF

Info

Publication number
CN210006723U
CN210006723U CN201920773054.XU CN201920773054U CN210006723U CN 210006723 U CN210006723 U CN 210006723U CN 201920773054 U CN201920773054 U CN 201920773054U CN 210006723 U CN210006723 U CN 210006723U
Authority
CN
China
Prior art keywords
hec
chip
sub
signal
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201920773054.XU
Other languages
English (en)
Inventor
吴君安
杨延辉
向志宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Super Dimension Computing Technology Co Ltd
Original Assignee
Beijing Super Dimension Computing Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Super Dimension Computing Technology Co Ltd filed Critical Beijing Super Dimension Computing Technology Co Ltd
Priority to CN201920773054.XU priority Critical patent/CN210006723U/zh
Application granted granted Critical
Publication of CN210006723U publication Critical patent/CN210006723U/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

本申请提供了一种用于高性能弹性计算HEC的芯片，所属芯片包括封装基板，HEC主芯片，设置在所述封装基板上，通过半导体键合金线与所述封装基板进行引线键合；至少一个HEC子芯片，设置在所述HEC主芯片上，通过半导体键合金线与所述HEC主芯片进行引线键合。本申请通过将HEC主芯片设置在封装基板上，并通过特定的芯片信号单元排布，将多个HEC子芯片采用堆叠的方式设置在HEC主芯片上，实现HEC子芯片的数量按需弹性部署，减少封装成本。另外，采用堆叠的方式封装芯片，减少了封装芯片占用PCB面积过大，提高器件的集成度和可靠性。

Description

一种用于高性能弹性计算HEC的芯片
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种用于高性能弹性计算HEC的芯片。
背景技术
在高性能弹性计算领域，高性能弹性计算(High Performance ElasticComputing，HEC)主控芯片和HEC子芯片的连接，一般是将二者分别封装，然后在印制电路板(Printed Circuit Board，PCB)级进行连接。这种封装的芯片占用PCB面积大，系统集成度低，使片上系统无法做小。另外，在芯片封装过程中，需要分别封装，成本比较高；且多芯片在PCB板级互联，可靠性低。
发明内容
为了克服上述问题，本申请的实施例提供了一种用于高性能弹性计算HEC的芯片。
为了达到上述目的，本申请的实施例采用如下技术方案：
本申请提供一种用于高性能弹性计算HEC的芯片，包括：封装基板，HEC主芯片，设置在所述封装基板上，通过半导体键合金线与所述封装基板进行引线键合；至少一个HEC子芯片，设置在所述HEC主芯片上，通过半导体键合金线与所述HEC主芯片进行引线键合。
在另一个可能的实现中，所述至少一个HEC子芯片包括第一HEC子芯片和第二HEC子芯片，所述第一HEC子芯片设置在所述HEC主芯片上，所述第二HEC子芯片设置在所述第一HEC子芯片上。
在另一个可能的实现中，在所述封装基板与所述HEC主芯片之间、所述HEC主芯片与所述至少一个HEC子芯片之间和所述HEC子芯片与所述HEC子芯片之间还包括：粘胶层，所述HEC主芯片通过所述粘胶层粘合在所述封装基板上，所述至少一个HEC子芯片通过所述粘胶层粘合在所述HEC主芯片上，所述第二HEC子芯片通过所述粘胶层粘合在所述第一HEC子芯片上。
在另一个可能的实现中，所述HEC主芯片包括至少一个主芯片信号单元，所述至少一个信号单元包括至少一个信号端子；所述信号端子的数量与所述至少一个HEC子芯片的数量相同；所述至少一个HEC子芯片包括至少一个子芯片信号单元；所述至少一个子芯片单元的数量与所述至少一个主芯片单元的数量相同；所述第一HEC子芯片上所述至少一个子芯片单元中的第一信号端子与所述HEC主芯片上所述至少一个主芯片中的第一信号端子进行引线键合；所述第二HEC子芯片上所述至少一个子芯片单元中的第二信号端子与所述HEC主芯片上所述至少一个主芯片中的第二信号端子进行引线键合。
在另一个可能的实现中，所述第二HEC子芯片设置在所述第一HEC子芯片的不包括所述至少一个主芯片信号单元的位置上。
在另一个可能的实现中，所述第二HEC子芯片通过半导体键合金线与所述第一HEC子芯片进行引线键合。
在另一个可能的实现中，所述至少一个HEC子芯片通过半导体键合金线与所述封装基板进行引线键合。
在另一个可能的实现中，所述封装基板包括BGA基板、LGA基板和QFN基板。
在另一个可能的实现中，还包括封装填充物，用于封装所述封装基板、所述HEC主芯片和所述至少一个HEC子芯片。
本申请提供了一种用于高性能弹性计算HEC的芯片，通过将HEC主芯片设置在封装基板上，并通过特定的芯片信号单元排布，将多个HEC子芯片采用堆叠的方式设置在HEC主芯片上，实现HEC子芯片的数量按需弹性部署，减少封装成本。另外，采用堆叠的方式封装芯片，减少了封装芯片占用PCB面积过大，提高器件的集成度和可靠性。
附图说明
下面对实施例或现有技术描述中所需使用的附图作简单地介绍。
图1为本申请实施例一提供的一种用于高性能弹性计算HEC的芯片的剖面结构示意图；
图2为本申请实施例一提供的一种用于高性能弹性计算HEC的芯片的俯视结构示意图；
图3为本申请实施例二提供的一种用于高性能弹性计算HEC的芯片的剖面结构示意图；
图4为本申请实施例二提供的一种用于高性能弹性计算HEC的芯片的俯视结构示意图；
图5为本申请实施例三提供的一种用于高性能弹性计算HEC的芯片的剖面结构示意图；
图6为本申请实施例三提供的一种用于高性能弹性计算HEC的芯片的俯视结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
实施例一
图1、图2为本申请实施例一提供的一种用于高性能弹性计算HEC的芯片的剖面和俯视结构示意图。如图所示，该芯片包括封装基板、HEC主芯片和至少一个HEC子芯片。
封装基板用于提供封装内部芯片的物理支撑，实现封装芯片和PCB的电气连接。本申请实施例中，封装基板采用焊球阵列封装(Ball Grid Array，BGA)基板。BGA基板的下表面设置有多个锡球，通过锡膏焊接，将BGA基板与PCB焊接互连。
在一个实施例中，BGA基板为正方形，在BGA基板的上表面的四个边缘上均设置有多个信号端子，这些信号端子中部分或全部通过引线与BGA基板上的芯片进行引线键合，实现芯片与BGA基板之间的电气连接。
HEC主芯片用于接收终端传感器采集的终端信息后，根据终端信息生成配置任务发送给HEC子芯片；并发送终端信息给已配置的HEC子芯片来处理，然后接收HEC子芯片处理后的计算结果。
HEC主芯片设置在BGA基板上。其中HEC主芯片在BGA基板上的位置不包括BGA基板的信号端子的位置，以免HEC主芯片覆盖BGA基板上的信号端子，使BGA基板上的信号端子不能与芯片进行引线键合。
在一个实施例中，HEC主芯片的形状为正方形，且面积小于BGA基板的面积。在HEC主芯片的上表面的四个边缘上均设置有多个信号端子，然后将每个边缘的信号端子通过引线与BGA基板进行引线键合。
在本申请实施中，对于HEC主芯片，其包括有M个信号单元，其中M为正整数。每个信号单元中包括N个信号端子，其中N为正整数。信号端子的数量与外接的HEC子芯片数量有关，即每个信号单元中的信号端子数量与外接的HEC子芯片数量相同。
在一个实施例中，HEC主芯片一个边缘上，设置M个信号单元，在每个信号单元中，第1个信号端子通过引线与第1个HEC子芯片进行引线键合；第2个信号端子通过引线与第2个HEC子芯片进行引线键合；以此例推，第N个信号端子通过引线与第N个HEC子芯片进行引线键合。
其中，如图2所示，信号单元的编号方式可以为从上到下进行编号，依次为1、2、……M；对于在一个信号单元中，信号端子的编号可以按照一定连续的顺序来编号，例如信号端子编号规则按照从上到下，依次为1、2、3……N；对于HEC子芯片的编号，可以按照距HEC主芯片的距离进行编号，按照从近到远依次为1、2、3……N。
在本申请实施例中，在BGA基板于HEC主芯片之间设置有粘胶层，HEC主芯片通过粘胶层粘合在封装基板上。其中，粘胶层可以为专用液体胶水Glue、粘接薄膜Film等等。下文设计到粘胶层的材料均与此处的粘胶层相同，下文将不再赘述。
HEC子芯片用于接收HEC主芯片发送的配置信息，调取相应数量的可重新配置的处理单元用来处理终端信息；并根据终端信息生成计算结果，发送给HEC主芯片。
在本申请实施例中，至少包括N个HEC子芯片，其中N为正整数。第1个HEC芯片设置在HEC主芯片上，第2个HEC子芯片设置在第1个HEC子芯片上，以此类推，第N个HEC子芯片设置在第N-1个HEC子芯片上。
其中，HEC子芯片与HEC主芯片之间和HEC子芯片与HEC子芯片之间均设置有粘胶层，使HEC子芯片通过粘胶层粘合在HEC主芯片上，使位于上面的HEC子芯片通过粘胶层粘合在位于下面的HEC子芯片上。
在本申请实施例中，对于HEC子芯片，其包括有M个信号单元，其中M为正整数。每个信号单元中包括N个信号端子，其中N为正整数。信号单元的数量与HEC主芯片数量相同。
其中，如图2所示，对于HEC子芯片，信号单元的编号方式与HEC主芯片的信号单元相同，从上到下进行编号，依次为1、2、……M；对于在一个信号单元中，信号端子的编号规则与HEC主芯片的信号单元相同，按照从上到下，依次为1、2、3……N；对于HEC子芯片的编号，将设置在HEC子芯片编为HEC子芯片1，设置在HEC子芯片1上可以编为HEC子芯片2，以此类推，设置在HEC子芯片N-1上可以编为HEC子芯片N。
在一个实施例中，对于N个HEC子芯片上的信号单元中的信号端子和HEC主芯片上的信号单元中的信号端子的连接方式为：在每个HEC子芯片上的第1个信号单元中的信号端子与HEC主芯片上的第1个信号单元中的信号端子进行引线键合；在每个HEC子芯片上的第2个信号单元中的信号端子与HEC主芯片上的第2个信号单元中的信号端子进行引线键合；以此类推，在每个HEC子芯片上的第M个信号单元中的信号端子与HEC主芯片上的第M个信号单元中的信号端子进行引线键合。
对于不同的HEC子芯片上的信号端子和HEC主芯片上的信号端子的连接方式为(以在每个HEC子芯片上的第1个信号单元中的信号端子与HEC主芯片上的第1个信号单元中的信号端子进行引线键合为例)：在第1个HEC子芯片中第1个信号单元第1个信号端子与在HEC主芯片中的第1个信号单元第1个信号端子进行引线键合，在第1个HEC子芯片中除第1个信号单元第1个信号端子以外的信号端子不与HEC主芯片的信号端子进行引线键合；在第2个HEC子芯片中第1个信号单元第2个信号端子与在HEC主芯片中的第1个信号单元第2个信号端子进行引线键合，在第2个HEC子芯片中除第1个信号单元第2个信号端子以外的信号端子不与HEC主芯片的信号端子进行引线键合；以此类推，在第N个HEC子芯片中第1个信号单元第N个信号端子与在HEC主芯片中的第1个信号单元第N个信号端子进行引线键合，在第N个HEC子芯片中除第1个信号单元第N个信号端子以外的信号端子不与HEC主芯片的信号端子进行引线键合。
在HEC子芯片设置在HEC主芯片和HEC子芯片设置在HEC子芯片的过程中，HEC子芯片在HEC主芯片或HEC子芯片上的位置不包括HEC主芯片或HEC子芯片的信号端子的位置，以免HEC子芯片覆盖HEC主芯片或HEC子芯片上的信号端子，使HEC主芯片或HEC子芯片上的信号端子不能与其它芯片进行引线键合。
本申请通过将至少一个HEC子芯片与HEC主芯片进行引线键合、HEC主芯片与BGA基板进行引线键合，实现封装芯片的功能。即通过BGA基板接收终端传感器采集的终端信息；然后其内部的HEC主芯片根据终端信息生成配置任务发送给HEC子芯片，HEC子芯片接收HEC主芯片发送的配置信息，调取相应数量的可重新配置的处理单元用来处理终端信息；接着HEC主芯片发送终端信息给HEC子芯片，HEC子芯片根据终端信息生成计算结果，发送给HEC主芯片；最后HEC主芯片接收计算结果，通过BGA基板发送给外接的驱动端执行计算结果。
在一种可能实现的实施例中，每个HEC子芯片可以通过半导体键合金线与其它HEC子芯片进行引线键合。
在一种可能实现的实施例中，每个HEC子芯片可以通过半导体键合金线与BGA基板进行引线键合。
本申请实施中，所使用的半导体键合金线可以是金线、铜线、铝线和合金线等等，本申请不进行限制。
另外，在HEC主芯片通过粘接层粘接在BGA基板上、HEC子芯片通过粘接层粘接在HEC主芯片和上面的HEC子芯片通过粘接层粘接在下面的HEC子芯片后，通过封装填充料将BGA基板、HEC主芯片和至少一个HEC子芯片封装成一个规则形状的芯片，以防止BGA基板、HEC主芯片和至少一个HEC子芯片被污染，同时使封装芯片结构稳定。
本申请通过将HEC主芯片设置在BGA基板上，并通过特定的芯片信号单元排布，将多个HEC子芯片采用堆叠的方式设置在HEC主芯片上，实现HEC子芯片的数量按需弹性部署，减少封装成本。另外，采用堆叠的方式封装芯片，减少了封装芯片占用PCB面积过大，提高器件的集成度和可靠性。
实施例二
图3、图4为本申请实施例一提供的一种用于高性能弹性计算HEC的芯片的剖面和俯视结构示意图。如图所示，该芯片包括封装基板、HEC主芯片和至少一个HEC子芯片。
封装基板用于提供封装内部芯片的物理支撑，实现封装芯片和PCB的电气连接。本申请实施例中，封装基板采用栅格阵列封装(Land Grid Array，LGA)基板。LGA基板的下表面设置有LGA焊盘，通过锡膏焊接，将LGA基板与PCB焊接互连。
在一个实施例中，LGA基板为正方形，在LGA基板的上表面的四个边缘上均设置有多个信号端子，这些信号端子中部分或全部通过引线与LGA基板上的芯片进行引线键合，实现芯片与LGA基板之间的电气连接。
HEC主芯片用于接收终端传感器采集的终端信息后，根据终端信息生成配置任务发送给HEC子芯片；并发送终端信息给已配置的HEC子芯片来处理，然后接收HEC子芯片处理后的计算结果。
HEC主芯片设置在LGA基板上。其中HEC主芯片在LGA基板上的位置不包括LGA基板的信号端子的位置，以免HEC主芯片覆盖LGA基板上的信号端子，使LGA基板上的信号端子不能与芯片进行引线键合。
在一个实施例中，HEC主芯片的形状为正方形，且面积小于LGA基板的面积。在HEC主芯片的上表面的四个边缘上均设置有多个信号端子，然后将每个边缘的信号端子通过引线与LGA基板进行引线键合。
在本申请实施中，对于HEC主芯片，其包括有M个信号单元，其中M为正整数。每个信号单元中包括N个信号端子，其中N为正整数。信号端子的数量与外接的HEC子芯片数量有关，即每个信号单元中的信号端子数量与外接的HEC子芯片数量相同。
在一个实施例中，HEC主芯片一个边缘上，设置M个信号单元，在每个信号单元中，第1个信号端子通过引线与第1个HEC子芯片进行引线键合；第2个信号端子通过引线与第2个HEC子芯片进行引线键合；以此例推，第N个信号端子通过引线与第N个HEC子芯片进行引线键合。
其中，如图2所示，信号单元的编号方式可以为从上到下进行编号，依次为1、2、……M；对于在一个信号单元中，信号端子的编号可以按照一定连续的顺序来编号，例如信号端子编号规则按照从上到下，依次为1、2、3……N；对于HEC子芯片的编号，可以按照距HEC主芯片的距离进行编号，按照从近到远依次为1、2、3……N。
在本申请实施例中，在LGA基板于HEC主芯片之间设置有粘胶层，HEC主芯片通过粘胶层粘合在封装基板上。其中，粘胶层可以为专用液体胶水Glue、粘接薄膜Film等等。下文设计到粘胶层的材料均与此处的粘胶层相同，下文将不再赘述。
HEC子芯片用于接收HEC主芯片发送的配置信息，调取相应数量的可重新配置的处理单元用来处理终端信息；并根据终端信息生成计算结果，发送给HEC主芯片。
在本申请实施例中，至少包括N个HEC子芯片，其中N为正整数。第1个HEC芯片设置在HEC主芯片上，第2个HEC子芯片设置在第1个HEC子芯片上，以此类推，第N个HEC子芯片设置在第N-1个HEC子芯片上。
其中，HEC子芯片与HEC主芯片之间和HEC子芯片与HEC子芯片之间均设置有粘胶层，使HEC子芯片通过粘胶层粘合在HEC主芯片上，使位于上面的HEC子芯片通过粘胶层粘合在位于下面的HEC子芯片上。
在本申请实施例中，对于HEC子芯片，其包括有M个信号单元，其中M为正整数。每个信号单元中包括N个信号端子，其中N为正整数。信号单元的数量与HEC主芯片数量相同。
其中，如图2所示，对于HEC子芯片，信号单元的编号方式与HEC主芯片的信号单元相同，从上到下进行编号，依次为1、2、……M；对于在一个信号单元中，信号端子的编号规则与HEC主芯片的信号单元相同，按照从上到下，依次为1、2、3……N；对于HEC子芯片的编号，将设置在HEC子芯片编为HEC子芯片1，设置在HEC子芯片1上可以编为HEC子芯片2，以此类推，设置在HEC子芯片N-1上可以编为HEC子芯片N。
在一个实施例中，对于N个HEC子芯片上的信号单元中的信号端子和HEC主芯片上的信号单元中的信号端子的连接方式为：在每个HEC子芯片上的第1个信号单元中的信号端子与HEC主芯片上的第1个信号单元中的信号端子进行引线键合；在每个HEC子芯片上的第2个信号单元中的信号端子与HEC主芯片上的第2个信号单元中的信号端子进行引线键合；以此类推，在每个HEC子芯片上的第M个信号单元中的信号端子与HEC主芯片上的第M个信号单元中的信号端子进行引线键合。
对于不同的HEC子芯片上的信号端子和HEC主芯片上的信号端子的连接方式为(以在每个HEC子芯片上的第1个信号单元中的信号端子与HEC主芯片上的第1个信号单元中的信号端子进行引线键合为例)：在第1个HEC子芯片中第1个信号单元第1个信号端子与在HEC主芯片中的第1个信号单元第1个信号端子进行引线键合，在第1个HEC子芯片中除第1个信号单元第1个信号端子以外的信号端子不与HEC主芯片的信号端子进行引线键合；在第2个HEC子芯片中第1个信号单元第2个信号端子与在HEC主芯片中的第1个信号单元第2个信号端子进行引线键合，在第2个HEC子芯片中除第1个信号单元第2个信号端子以外的信号端子不与HEC主芯片的信号端子进行引线键合；以此类推，在第N个HEC子芯片中第1个信号单元第N个信号端子与在HEC主芯片中的第1个信号单元第N个信号端子进行引线键合，在第N个HEC子芯片中除第1个信号单元第N个信号端子以外的信号端子不与HEC主芯片的信号端子进行引线键合。
在HEC子芯片设置在HEC主芯片和HEC子芯片设置在HEC子芯片的过程中，HEC子芯片在HEC主芯片或HEC子芯片上的位置不包括HEC主芯片或HEC子芯片的信号端子的位置，以免HEC子芯片覆盖HEC主芯片或HEC子芯片上的信号端子，使HEC主芯片或HEC子芯片上的信号端子不能与其它芯片进行引线键合。
本申请通过将至少一个HEC子芯片与HEC主芯片进行引线键合、HEC主芯片与LGA基板进行引线键合，实现封装芯片的功能。即通过LGA基板接收终端传感器采集的终端信息；然后其内部的HEC主芯片根据终端信息生成配置任务发送给HEC子芯片，HEC子芯片接收HEC主芯片发送的配置信息，调取相应数量的可重新配置的处理单元用来处理终端信息；接着HEC主芯片发送终端信息给HEC子芯片，HEC子芯片根据终端信息生成计算结果，发送给HEC主芯片；最后HEC主芯片接收计算结果，通过LGA基板发送给外接的驱动端执行计算结果。
在一种可能实现的实施例中，每个HEC子芯片可以通过半导体键合金线与其它HEC子芯片进行引线键合。
在一种可能实现的实施例中，每个HEC子芯片可以通过半导体键合金线与LGA基板进行引线键合。
本申请实施中，所使用的半导体键合金线可以是金线、铜线、铝线和合金线等等，本申请不进行限制。
另外，在HEC主芯片通过粘接层粘接在LGA基板上、HEC子芯片通过粘接层粘接在HEC主芯片和上面的HEC子芯片通过粘接层粘接在下面的HEC子芯片后，通过封装填充料将LGA基板、HEC主芯片和至少一个HEC子芯片封装成一个规则形状的芯片，以防止LGA基板、HEC主芯片和至少一个HEC子芯片被污染，同时使封装芯片结构稳定。
本申请通过将HEC主芯片设置在LGA基板上，并通过特定的芯片信号单元排布，将多个HEC子芯片采用堆叠的方式设置在HEC主芯片上，实现HEC子芯片的数量按需弹性部署，减少封装成本。另外，采用堆叠的方式封装芯片，减少了封装芯片占用PCB面积过大，提高器件的集成度和可靠性。
实施例三
图5、图6为本申请实施例一提供的一种用于高性能弹性计算HEC的芯片的剖面和俯视结构示意图。如图所示，该芯片包括封装基板、HEC主芯片和至少一个HEC子芯片。
封装基板用于提供封装内部芯片的物理支撑，实现封装芯片和PCB的电气连接。本申请实施例中，封装基板采用方形扁平无引脚封装(Quad Flat No-leadPackage，QFN)基板。QFN基板的下表面设置有QFN焊盘，通过锡膏焊接，将QFN基板与PCB焊接互连。
在一个实施例中，QFN基板为正方形，在QFN基板的上表面的四个边缘上均设置有多个信号端子，这些信号端子中部分或全部通过引线与QFN基板上的芯片进行引线键合，实现芯片与QFN基板之间的电气连接。
HEC主芯片用于接收终端传感器采集的终端信息后，根据终端信息生成配置任务发送给HEC子芯片；并发送终端信息给已配置的HEC子芯片来处理，然后接收HEC子芯片处理后的计算结果。
HEC主芯片设置在QFN基板上。其中HEC主芯片在QFN基板上的位置不包括QFN基板的信号端子的位置，以免HEC主芯片覆盖QFN基板上的信号端子，使QFN基板上的信号端子不能与芯片进行引线键合。
在一个实施例中，HEC主芯片的形状为正方形，且面积小于QFN基板的面积。在HEC主芯片的上表面的四个边缘上均设置有多个信号端子，然后将每个边缘的信号端子通过引线与QFN基板进行引线键合。
在本申请实施中，对于HEC主芯片，其包括有M个信号单元，其中M为正整数。每个信号单元中包括N个信号端子，其中N为正整数。信号端子的数量与外接的HEC子芯片数量有关，即每个信号单元中的信号端子数量与外接的HEC子芯片数量相同。
在一个实施例中，HEC主芯片一个边缘上，设置M个信号单元，在每个信号单元中，第1个信号端子通过引线与第1个HEC子芯片进行引线键合；第2个信号端子通过引线与第2个HEC子芯片进行引线键合；以此例推，第N个信号端子通过引线与第N个HEC子芯片进行引线键合。
其中，如图2所示，信号单元的编号方式可以为从上到下进行编号，依次为1、2、……M；对于在一个信号单元中，信号端子的编号可以按照一定连续的顺序来编号，例如信号端子编号规则按照从上到下，依次为1、2、3……N；对于HEC子芯片的编号，可以按照距HEC主芯片的距离进行编号，按照从近到远依次为1、2、3……N。
在本申请实施例中，在QFN基板于HEC主芯片之间设置有粘胶层，HEC主芯片通过粘胶层粘合在封装基板上。其中，粘胶层可以为专用液体胶水Glue、粘接薄膜Film等等。下文设计到粘胶层的材料均与此处的粘胶层相同，下文将不再赘述。
HEC子芯片用于接收HEC主芯片发送的配置信息，调取相应数量的可重新配置的处理单元用来处理终端信息；并根据终端信息生成计算结果，发送给HEC主芯片。
在本申请实施例中，至少包括N个HEC子芯片，其中N为正整数。第1个HEC芯片设置在HEC主芯片上，第2个HEC子芯片设置在第1个HEC子芯片上，以此类推，第N个HEC子芯片设置在第N-1个HEC子芯片上。
其中，HEC子芯片与HEC主芯片之间和HEC子芯片与HEC子芯片之间均设置有粘胶层，使HEC子芯片通过粘胶层粘合在HEC主芯片上，使位于上面的HEC子芯片通过粘胶层粘合在位于下面的HEC子芯片上。
在本申请实施例中，对于HEC子芯片，其包括有M个信号单元，其中M为正整数。每个信号单元中包括N个信号端子，其中N为正整数。信号单元的数量与HEC主芯片数量相同。
其中，如图2所示，对于HEC子芯片，信号单元的编号方式与HEC主芯片的信号单元相同，从上到下进行编号，依次为1、2、……M；对于在一个信号单元中，信号端子的编号规则与HEC主芯片的信号单元相同，按照从上到下，依次为1、2、3……N；对于HEC子芯片的编号，将设置在HEC子芯片编为HEC子芯片1，设置在HEC子芯片1上可以编为HEC子芯片2，以此类推，设置在HEC子芯片N-1上可以编为HEC子芯片N。
在一个实施例中，对于N个HEC子芯片上的信号单元中的信号端子和HEC主芯片上的信号单元中的信号端子的连接方式为：在每个HEC子芯片上的第1个信号单元中的信号端子与HEC主芯片上的第1个信号单元中的信号端子进行引线键合；在每个HEC子芯片上的第2个信号单元中的信号端子与HEC主芯片上的第2个信号单元中的信号端子进行引线键合；以此类推，在每个HEC子芯片上的第M个信号单元中的信号端子与HEC主芯片上的第M个信号单元中的信号端子进行引线键合。
对于不同的HEC子芯片上的信号端子和HEC主芯片上的信号端子的连接方式为(以在每个HEC子芯片上的第1个信号单元中的信号端子与HEC主芯片上的第1个信号单元中的信号端子进行引线键合为例)：在第1个HEC子芯片中第1个信号单元第1个信号端子与在HEC主芯片中的第1个信号单元第1个信号端子进行引线键合，在第1个HEC子芯片中除第1个信号单元第1个信号端子以外的信号端子不与HEC主芯片的信号端子进行引线键合；在第2个HEC子芯片中第1个信号单元第2个信号端子与在HEC主芯片中的第1个信号单元第2个信号端子进行引线键合，在第2个HEC子芯片中除第1个信号单元第2个信号端子以外的信号端子不与HEC主芯片的信号端子进行引线键合；以此类推，在第N个HEC子芯片中第1个信号单元第N个信号端子与在HEC主芯片中的第1个信号单元第N个信号端子进行引线键合，在第N个HEC子芯片中除第1个信号单元第N个信号端子以外的信号端子不与HEC主芯片的信号端子进行引线键合。
在HEC子芯片设置在HEC主芯片和HEC子芯片设置在HEC子芯片的过程中，HEC子芯片在HEC主芯片或HEC子芯片上的位置不包括HEC主芯片或HEC子芯片的信号端子的位置，以免HEC子芯片覆盖HEC主芯片或HEC子芯片上的信号端子，使HEC主芯片或HEC子芯片上的信号端子不能与其它芯片进行引线键合。
本申请通过将至少一个HEC子芯片与HEC主芯片进行引线键合、HEC主芯片与QFN基板进行引线键合，实现封装芯片的功能。即通过QFN基板接收终端传感器采集的终端信息；然后其内部的HEC主芯片根据终端信息生成配置任务发送给HEC子芯片，HEC子芯片接收HEC主芯片发送的配置信息，调取相应数量的可重新配置的处理单元用来处理终端信息；接着HEC主芯片发送终端信息给HEC子芯片，HEC子芯片根据终端信息生成计算结果，发送给HEC主芯片；最后HEC主芯片接收计算结果，通过QFN基板发送给外接的驱动端执行计算结果。
在一种可能实现的实施例中，每个HEC子芯片可以通过半导体键合金线与其它HEC子芯片进行引线键合。
在一种可能实现的实施例中，每个HEC子芯片可以通过半导体键合金线与QFN基板进行引线键合。
本申请实施中，所使用的半导体键合金线可以是金线、铜线、铝线和合金线等等，本申请不进行限制。
另外，在HEC主芯片通过粘接层粘接在QFN基板上、HEC子芯片通过粘接层粘接在HEC主芯片和上面的HEC子芯片通过粘接层粘接在下面的HEC子芯片后，通过封装填充料将QFN基板、HEC主芯片和至少一个HEC子芯片封装成一个规则形状的芯片，以防止QFN基板、HEC主芯片和至少一个HEC子芯片被污染，同时使封装芯片结构稳定。
本申请通过将HEC主芯片设置在LGA基板上，并通过特定的芯片信号单元排布，将多个HEC子芯片采用堆叠的方式设置在HEC主芯片上，实现HEC子芯片的数量按需弹性部署，减少封装成本。另外，采用堆叠的方式封装芯片，减少了封装芯片占用PCB面积过大，提高器件的集成度和可靠性。
需要说明的是，本申请采用的封板基板，不仅限于上述三个实施例提供的BGA基板、LGA基板和QFN基板，还可以方型扁平式封装技术(Quad Flat Package，QFP)等基板上。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以适合的方式结合。
最后说明的是：以上实施例仅用以说明本申请的技术方案，而对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (9)

1.一种用于高性能弹性计算HEC的芯片，其特征在于，包括：
封装基板，
HEC主芯片，设置在所述封装基板上，通过半导体键合金线与所述封装基板进行引线键合；
至少一个HEC子芯片，设置在所述HEC主芯片上，通过半导体键合金线与所述HEC主芯片进行引线键合。
2.根据权利要求1所述的用于高性能弹性计算HEC的芯片，其特征在于，所述至少一个HEC子芯片包括第一HEC子芯片和第二HEC子芯片，所述第一HEC子芯片设置在所述HEC主芯片上，所述第二HEC子芯片设置在所述第一HEC子芯片上。
3.根据权利要求2所述的用于高性能弹性计算HEC的芯片，其特征在于，在所述封装基板与所述HEC主芯片之间、所述HEC主芯片与所述至少一个HEC子芯片之间和所述HEC子芯片与所述HEC子芯片之间还包括：粘胶层，
所述HEC主芯片通过所述粘胶层粘合在所述封装基板上，所述至少一个HEC子芯片通过所述粘胶层粘合在所述HEC主芯片上，所述第二HEC子芯片通过所述粘胶层粘合在所述第一HEC子芯片上。
4.根据权利要求2所述的用于高性能弹性计算HEC的芯片，其特征在于，所述HEC主芯片包括至少一个主芯片信号单元，所述至少一个信号单元包括至少一个信号端子；所述信号端子的数量与所述至少一个HEC子芯片的数量相同；
所述至少一个HEC子芯片包括至少一个子芯片信号单元；所述至少一个子芯片单元的数量与所述至少一个主芯片单元的数量相同；
所述第一HEC子芯片上所述至少一个子芯片单元中的第一信号端子与所述HEC主芯片上所述至少一个主芯片中的第一信号端子进行引线键合；所述第二HEC子芯片上所述至少一个子芯片单元中的第二信号端子与所述HEC主芯片上所述至少一个主芯片中的第二信号端子进行引线键合。
5.根据权利要求4所述的用于高性能弹性计算HEC的芯片，其特征在于，所述第二HEC子芯片设置在所述第一HEC子芯片的不包括所述至少一个主芯片信号单元的位置上。
6.根据权利要求2所述的用于高性能弹性计算HEC的芯片，其特征在于，所述第二HEC子芯片通过半导体键合金线与所述第一HEC子芯片进行引线键合。
7.根据权利要求1所述的用于高性能弹性计算HEC的芯片，其特征在于，所述至少一个HEC子芯片通过半导体键合金线与所述封装基板进行引线键合。
8.根据权利要求1所述的用于高性能弹性计算HEC的芯片，其特征在于，所述封装基板包括BGA基板、LGA基板和QFN基板。
9.根据权利要求1所述的用于高性能弹性计算HEC的芯片，其特征在于，还包括封装填充物，用于封装所述封装基板、所述HEC主芯片和所述至少一个HEC子芯片。
CN201920773054.XU 2019-05-27 2019-05-27 一种用于高性能弹性计算hec的芯片 Expired - Fee Related CN210006723U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201920773054.XU CN210006723U (zh) 2019-05-27 2019-05-27 一种用于高性能弹性计算hec的芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201920773054.XU CN210006723U (zh) 2019-05-27 2019-05-27 一种用于高性能弹性计算hec的芯片

Publications (1)

Publication Number Publication Date
CN210006723U true CN210006723U (zh) 2020-01-31

Family

ID=69308144

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201920773054.XU Expired - Fee Related CN210006723U (zh) 2019-05-27 2019-05-27 一种用于高性能弹性计算hec的芯片

Country Status (1)

Country Link
CN (1) CN210006723U (zh)

Similar Documents

Publication Publication Date Title
US7298033B2 (en) Stack type ball grid array package and method for manufacturing the same
US7391105B2 (en) Unit semiconductor chip and multi chip package with center bonding pads and methods for manufacturing the same
US7166495B2 (en) Method of fabricating a multi-die semiconductor package assembly
US6784525B2 (en) Semiconductor component having multi layered leadframe
US20030183917A1 (en) Stacked semiconductor packaging device
US10002853B2 (en) Stacked semiconductor package having a support and method for fabricating the same
KR20090045107A (ko) 실장 상호연결부를 구비한 실장식 집적 회로 패키지 시스템
US20080157302A1 (en) Stacked-package quad flat null lead package
US8008765B2 (en) Semiconductor package having adhesive layer and method of manufacturing the same
KR101473905B1 (ko) 오프셋 적층형 다이를 구비한 집적회로 패키지 시스템
US20070194417A1 (en) Semiconductor apparatus containing multi-chip package structures
CN210006723U (zh) 一种用于高性能弹性计算hec的芯片
US8441129B2 (en) Semiconductor device
KR20220055112A (ko) 반도체 칩들을 갖는 반도체 패키지
CN209766418U (zh) 一种高性能弹性计算的封装芯片
CN113130473A (zh) 芯片封装结构
US7781898B2 (en) IC package reducing wiring layers on substrate and its chip carrier
CN219163395U (zh) 一种3d堆叠封装结构
CN218827104U (zh) 短打线长度的芯片封装结构
KR20010073344A (ko) 멀티 칩 패키지
KR100729051B1 (ko) 반도체패키지 및 그 제조 방법
KR20100078957A (ko) 반도체 모듈
KR20020052593A (ko) 반도체패키지
KR100826982B1 (ko) 메모리 모듈
WO2008074185A1 (en) Integrated circuit package and its manufacturing method, memory system

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20200131

Termination date: 20210527

CF01 Termination of patent right due to non-payment of annual fee