CN209843696U - 利用导电性金属结构体的半导体封装 - Google Patents
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Abstract
本实用新型涉及利用导电性金属结构体的半导体封装,尤其,涉及一种利用夹具或柱子形态的导电性金属结构体,使得半导体芯片与引线框架引线形成电性连接,并且,有效地改善半导体芯片与金属结构体结合的部分而提高生产性,并提高耐久性和电性连接特性的利用导电性金属结构体的半导体封装。即,本实用新型包括:半导体芯片;铝平板,形成于所述半导体芯片的上部;导电性金属结构体,通过焊料系列的第2粘接层与所述铝平板结合,并且,所述第2粘接层形成在与铝平板接近的部分的下部既定区域分布有金属间化合物(IMC)的形态。
Description
技术领域
本实用新型涉及利用导电性金属结构体的半导体封装,尤其,涉及一种利用夹具或柱子形态的导电性金属结构体,使得半导体芯片和引线框架引线电性连接,并且,有效地改善半导体芯片与金属结构体结合的部分而提高生产性,并提高耐久性和电性连接特性的利用导电性金属结构体的半导体封装。
背景技术
一般而言,半导体封装由半导体芯片、引线框架(或基板)、封装主体构成,半导体芯片附着于引线框架的平板上,并且,将金属线焊接而与引线框架的引线电性连接。
但,以往的利用金属线的堆叠封装是利用金属线进行电性的信号交换,因此,速度较慢,并使用较多数量的金属线,因此,各个芯片发生电特性劣化。并且,为了形成金属线,需要在基板上附加面积,而使得封装的大小增加,并且,在各个芯片的焊接平板上需要用于焊接金属线的间隙(Gap),而使得封装的整体高度不必要地增大。
从而,本发明人提供的专利第1208332号、实用新型第0482370号、专利第1669902号、专利第1631232号提供了一种利用金属的夹具(clip)结构体,而具有相比以往的利用金属线的半导体封装更优秀的电连接性能和容易热释放、热稳定性优秀、更有效的封装结构。
尤其,公开专利第10-2017-0086828号(利用金属凸块的夹具焊接半导体芯片封装)公开了一种在半导体芯片的焊接平板上突出形成金属凸块,并在其上面结合夹具的构成。但,上述的先行技术,在焊接平板的上形成金属凸块时,需要执行金属线熔融、溅射、电镀、丝网印刷等工艺,因此,存在生产性降低的问题,并且,所述金属凸块的材质由容易焊接的铜(Cu)或金(Au)的材质形成,因此,金属凸块和焊接平板因相互不同的膨胀系数,使得结合力降低,电连接特性不良。
实用新型内容
实用新型要解决的技术问题
本实用新型为了解决上述的问题而提出,提供一种利用导电性金属结构体的半导体封装,其无需使用以往的金属凸块等另外的金属材料,而在半导体芯片的上端的用于焊接的金属平板上直接焊接导电性金属结构体,从而,能够划时期地减少生产费用和制造工艺,并提高夹具与半导体芯片的结合力。
解决问题的技术方案
本实用新型为了实现上述目的,提供一种利用导电性金属结构体的半导体封装,包括:半导体芯片;铝平板,形成于所述半导体芯片的上部;导电性金属结构体,通过焊料系列的第2粘接层与所述铝平板结合,并且,所述第2粘接层形成在与铝平板接近的部分的下部既定区域分布有金属间化合物(IMC)的形态。
所述第2粘接层的金属间化合物中含有铝(Al),所述铝对于整体金属间化合物100重量份占有2至30重量份。
所述第2粘接层的金属间化合物中含有铝(Al),所述第2粘接层是对于整体金属间化合物100重量份含有80重量份以上的锡和10至20重量份的铝。
所述金属间化合物以所述铝平板的境界面为基准在高度300um以内的区域散布。
所述第2粘接层的金属间化合物中含有铝(Al),所述第2粘接层对于整体金属间化合物100重量份含有80重量份以上的铅和2至20重量份的铝。
所述金属间化合物是以所述铝平板的境界面为基准在高度20um以内的区域稠密地分布。
如果通过所述第2粘接层粘接之前,铝平板的厚度(D)为M1≤D≤M2时,通过第2粘接层粘接后,铝平板的厚度(D1)为0≤D1≤(2/3)×M2。
所述铝平板的厚度(D1)为0≤D1≤4um。
所述导电性金属结构体是其一端与所述铝平板结合的夹具结构体。
所述导电性金属结构体是一侧与所述铝平板结合的柱子结构体,所述柱子结构体的另一侧与基板连接。
并且,本实用新型包括:引线框架,由平板和引线构成;半导体芯片,附着在所述引线框架的平板上部;铝平板,形成于所述半导体芯片的上部;夹具结构体,一侧与所述铝平板结合,另一侧与引线框架的引线结合;封装材料,通过模塑包裹所述半导体芯片和夹具结构体的形状形成,并且,在所述引线框架的结合部分通过焊料或环氧树脂系列的第1粘接层结合,在所述铝平与夹具结构体的结合部分借助于焊料系列的第2粘接层直接结合夹具结构体,并且,所述第2粘接层的与铝平板接近的部分的下部既定区域分布有金属化合物。
并且,本实用新型包括:引线框架,由平板和引线构成;第1半导体芯片,附着在所述引线框架的平板上部;第1铝平板,形成于所述第1半导体芯片的上部;第1夹具结构体,一侧与所述第1铝平板结合,另一侧与引线框架的引线结合;第2半导体芯片,附着在所述第1夹具结构体上部;第2铝平板,形成于所述第2半导体芯片的上部;第2夹具结构体,一侧与所述第2铝平板结合,另一侧与引线框架的引线结合;封装材料,形成通过注塑包裹所述第1、2半导体芯片和第1、2夹具结构体的形态,并且,在所述引线框架的结合部分和第1夹具结构体与第2半导体芯片的结合部分,通过焊料或环氧树脂系列的第1粘接层结合,在所述第1、2铝平板和第1、2夹具结构体的结合部分通过焊料系列的第2粘接层直接结合第1、2夹具结构体,并且,所述第2粘接层形成在分别与第1、2铝平板接近的部分的下部既定区域分布有金属间化合物的形态。
并且,本实用新型包括:下部基板及上部基板,分别在下部和上部分隔的位置以相对的形态形成有金属图案;半导体芯片,与所述下部基板的上部结合;铝平板,形成于所述半导体芯片的上部;第1柱子结构体,与所述铝平板结合,而与上部基板连接;第2柱子结构体,与所述下部基板的金属图案结合,而与上部基板的金属图案连接;封装材料,形成通过注塑包裹所述半导体芯片和第1、2柱子结构体的形态,并且,所述下部基板的结合部分通过焊料或环氧树脂系列的第1粘接层结合,在所述铝平板和第1柱子结构体的结合部分通过焊料系列的第2粘接层直接结合夹具结构体,所述第2粘接层形成在与铝平板接近的部分的下部既定区域分布金属间化合物的形态。
实用新型的效果
本实用新型具有如下效果:在半导体芯片上形成的铝平板上结合夹具或柱子形态的导电性金属结构体,并且,在铝平板表面上未形成如同以往的另外的金属凸块,而在铝平板上直接焊接的方式结合金属结构体,由此,减少制造工艺,提高生产性,解决了因使用金属凸块的结构性问题,提高了耐久性和电连接特性。
附图说明
图1为表示根据本实用新型的半导体封装的第1实施例的附图;
图2为表示本实用新型的第2粘接层的构成的附图;
图3a为本实用新型的第2粘接层以锡为主成分时,将金属之间的化合物分布的形态进行扩大表示的照片;
图3b为本实用新型的第2粘接层以铅为主成分时,将金属间化合物分布的形态进行扩大表示的照片;
图4为表示在本实用新型的夹具结构体的下部还形成有铝金属层的实施例的附图;
图5为表示根据本实用新型的半导体封装的第2实施例的附图;
图6为表示根据本实用新型的半导体封装的第3实施例的附图。
附图标记说明
100:引线框架 110:平板
120:引线 150:下部基板
160:上部基板 200:半导体芯片
210:第1半导体芯片 220:第2半导体芯片
300:铝平板 310:第1铝平板
320:第2铝平板 400:夹具结构体
410:第1夹具结构体 420:第2夹具结构体
410a:第1柱子结构体 420a:第2柱子结构体
500:封装材料 600:第1粘接层
700:第2粘接层 710:金属间化合物
B-W:焊线
具体实施方式
以下,参照附图详细说明本实用新型的优选实施例。并且,在说明本实用新型时,判断有关公知的功能或构成的详细说明不必要地混淆本实用新型的要旨时,省略对其的详细说明。
图1为表示本实用新型的第1实施例的截面图,该构成如图1所示,由如下结构形成:引线框架100,由平板110和引线120构成;半导体芯片200,附着在所述引线框架100的平板110上部;铝平板300,形成于所述半导体芯片200的上部;夹具结构体400,一侧与所述铝平板300结合,另一侧与引线框架100的引线120结合;封装材料500,通过模塑包裹所述半导体芯片200和夹具结构体400的形状形成,
在所述引线框架100的结合部分通过焊料或环氧树脂系列的第1粘接层600结合,在所述铝平板300与夹具结构体400的结合部分借助于焊料系列的第2粘接层700直接结合夹具结构体400,并且,所述第2粘接层700的与铝平板300接近的部分的下部既定区域分布有金属化合物710。
本实用新型的特征是未形成用于铝平板300与夹具结构体400的结合的另外的金属凸块,而在铝平板300上直接焊接结合夹具结构体400,由此,能够提高生产性,解决因使用金属凸块发生的结构性问题。
所述第1实施例表示结合有一个夹具结构体400的示例,夹具结构体400与位于一侧的引线120连接,相反侧的引线120通过焊线(B-W)电性连接。
所述第1实施例的引线框架100由放置半导体芯片200的平板110和与半导体芯片200电性连接的引线120构成,也可变形适用如第3实施例的形态的形成有金属图案的基板。
所述铝平板300形成于半导体芯片200的上部,以引线键合用制造的半导体芯片200上无法直接结合夹具结构体400,因此,以既定的厚度形成。并且,优选地,本实用新型的铝平板300为了形成最佳化的金属间化合物(IMC(intermetallic compound);710)形成为1至6μm微米的厚度。所述铝平板300的厚度意味着结合夹具结构体400以前的厚度,而经过第2粘接层700的焊接过程之后,铝平板300被熔融而向金属间化合物710扩散,铝平板300的厚度相比以往被缩小为0至4μm(微米)。
下面更加详细地说明对于所述铝平板300的厚度的详细的相关关系。
假设本实用新型的铝平板300的厚度在焊接以前的初期厚度为(D),焊接后发生变化的厚度为(D1),如果对于(焊接前)厚度(D)的范围是M1≤D≤M2,对于(焊接后)厚度(D1)的范围是0≤D1≤(2/3)×M2时,发现能够有效地进行焊接结合。此时,0值意味着铝平板的厚度被完全熔融的状态,(2/3)×M2是铝平板的厚度在相应范围内最厚时能够最大限度地熔融的范围。
从而,如上述地,(焊接前)厚度(D)的范围是1≤D≤6时,(焊接后)厚度(D1)的范围是0≤D1≤4。
如上述地,铝平板300的焊接前初期厚度(D)和焊接后的厚度(D1)形成上述的范围时,能够优秀地实现本实用新型的效果。
所述夹具结构体400是用于与半导体芯片200和引线框架100的引线120的电性连接的金属结构体,可由铜(Cu)为主成分的单一金属构成,或由一部分混合有硅(Si)的金属混合物构成。
本实用新型的粘接层可由两个种类形成。即,在引线框架100的结合部分适用第1粘接层600,在铝平板300与夹具结构体400的结合部分适用第2粘接层700。所述第1粘接层600使用焊料或环氧树脂系列的导电性粘接剂,并且,如果能够电性连接,不限制粘接剂的种类。
但,所述第2粘接层700只可使用焊料系列的粘接剂,不可使用环氧树脂系列的导电性粘接剂,是因为在粘接过程中无法生成金属间化合物710。因此,如图2至3中所示,金属间化合物710只形成于第2粘接层700。
所述金属间化合物710是分布在第2粘接层700内与铝平板300接近的部分的下部既定区域,在焊接过程中,特定温度以上的状态下铝平板300的一部分熔融而脱离的金属物质与焊料内的金属成分发生界面反应而制成的化合物。所述金属间化合物710可包含一部分相当于焊料的金属成分的物质,但,本实用新型的特征是主要包含既定量的铝(Al)成分。
如上述地,在第2粘接层700分布的含有铝的金属间化合物710具有与铝平板300类似的金属特性,因此,能够降低因热膨胀系数的结构性问题,耐久性及电性连接特性。
发明人确认如果将铝平板300与夹具结构体400焊接结合时,以金属间化合物100重量份为基准,如果使用80重量份以上的锡(Sn),在金属间化合物710存在10至20重量份的铝。并且,此时,如图3a所示,金属间化合物710以铝平板的境界面为基准在高度大约300um以内的区域分散分布。
并且,发明人确认在将铝平板300与夹具结构体400焊接结合时,以金属间化合物100重量份为基准使用80重量份以上的铅(Pb)时,作为金属间化合物710含有2至20重量份的铝。并且,此时,如图3b所示,金属间化合物710以铝平板的境界面为基准在高度大约20um以内的区域稠密地分布。
如果再考虑使得焊接粘接剂的主成分不同,或使得含量比率不同的情况,优选地,在金属化合物710中铝的比率对于整体金属间化合物710的100重量份占据2至30重量份,如果小于2重量份,难以正常发挥所述的结合特性的效果,如果大于30重量份,铝成分过多而使得粘接部分的硬度低下,反而,降低结合力。
并且,本实用新型为了如上述地形成金属间化合物710的铝成分,在第2粘接层700还包括熔融促进剂,而使得焊接顺利进行。作为所述熔融促进剂的优选实施例,可包含既定量的锑(Sb),并且,所述锑(Sb)是在200~300℃的焊接条件下有效地将铝板300熔融,而将铝成分包含于金属间化合物710中。
以往是在粘接剂中未含有上述构成,导致铝材质的焊接平板的熔融不顺利,因此,通过Ag、Au、Pb等金属附着金属凸块,而完成了焊接。因此,在本实用新型第2粘接层700还包括能够促进铝平板300的熔融的熔融促进剂,从而,具有如下益处:不使用另外的金属凸块,而能够直接地结合夹具结构体400,并通过金属间化合物710中含有的铝获得优秀的结合特性。
并且,图4表示根据本实用新型的夹具结构体400的又另一实施例,在由铜(Cu)材质形成的夹具结构体400的下部即与第2粘接层700接触的部分还形成有铝金属层,从而,使得与铝平板300的金属特性相同,提高结合力。
图5为表示根据本实用新型的半导体封装的第2实施例的附图,该构成是将两个半导体芯片200和两个夹具结构体400层积连接。下面详细说明所述第2实施例的构成,包括:引线框架100,由平板110和引线120构成;第1半导体芯片210,附着在所述引线框架100的平板110上部;第1铝平板310,形成于所述第1半导体芯片210的上部;第1夹具结构体410,一侧与所述第1铝平板310结合,另一侧与引线框架100的引线120结合;第2半导体芯片220,附着在所述第1夹具结构体410上部;第2铝平板320,形成于所述第2半导体芯片220的上部;第2夹具结构体420,一侧与所述第2铝平板320结合,另一侧与引线框架100的引线120结合;封装材料500,形成通过注塑包裹所述第1、2半导体芯片210、220和第1、2夹具结构体410、420的形态,
并且,在所述引线框架100的结合部分和第1夹具结构体410与第2半导体芯片220的结合部分,通过焊料或环氧树脂系列的第1粘接层600结合,在所述第1、2铝平板310、320和第1、2夹具结构体410、420的结合部分通过焊料系列的第2粘接层700直接结合第1、2夹具结构体410、420,并且,所述第2粘接层700形成在分别与第1、2铝平板310、320接近的部分的下部既定区域分布有金属间化合物710的形态。
并且,所述第2实施例也与第1实施例相同地,在第2粘接层700的金属间化合物710含有铝(Al)。上述的第2粘接层700的特性不仅适用于第1、2实施例,同样适用于后述的第3实施例,并且,根据铝平板300的厚度的特性也共同地适用于第2实施例、第3实施例,因此,省略反复的说明。
并且,图6为表示根据本实用新型的半导体封装的第2实施例的附图,其表示通过非夹具形态的金属结构体的柱子形态的金属结构体进行电性连接的构成。下面更详细地说明所述第3实施例,包括:下部基板150及上部基板160,分别在下部和上部分隔的位置以相对的形态形成有金属图案;半导体芯片200,与所述下部基板150的上部结合;铝平板300,形成于所述半导体芯片200的上部;第1柱子结构体410a,与所述铝平板300结合,而与上部基板160连接;第2柱子结构体420a,与所述下部基板150的金属图案结合,而与上部基板160的金属图案连接;封装材料500,形成通过注塑包裹所述半导体芯片200和第1、2柱子结构体410a、420a的形态,
并且,所述下部基板150的结合部分通过焊料或环氧树脂系列的第1粘接层600结合,在所述铝平板300和第1柱子结构体410a的结合部分通过焊料系列的第2粘接层700直接结合夹具结构体400,所述第2粘接层700形成在与铝平板300接近的部分的下部既定区域分布金属间化合物710的形态。
优选地,所述第1柱子结构体410a和第2柱子结构体420a如同上面说明的第1、2实施例的夹具结构体400,由以铜(Cu)为主成分的金属形成,但,如果适用第2粘接层700的第1柱子结构体410a,如附图所示,下部由铝层形成,上部由铜层形成,而通过相互不同的种类的金属结合形成。通过使得所述第1柱子结构体410a如上述地构成,如同上面说明,使得第1柱子结构体410a的铝层与位于其下部的铝平板300的金属特性相同,而提高结合力。
以上参照本实用新型所述实施例进行了说明,在本实用新型的技术思想范围内可进行各种变形实施。
Claims (7)
1.一种利用导电性金属结构体的半导体封装,其特征在于,包括:
半导体芯片;
铝平板,形成于所述半导体芯片的上部;
导电性金属结构体,通过焊料系列的第2粘接层与所述铝平板结合,
并且,所述第2粘接层形成在与铝平板接近的部分的下部既定区域分布有金属间化合物(IMC)的形态。
2.根据权利要求1所述的利用导电性金属结构体的半导体封装,其特征在于,
所述金属间化合物以所述铝平板的境界面为基准在高度300um以内的区域散布。
3.根据权利要求1所述的利用导电性金属结构体的半导体封装,其特征在于,
所述金属间化合物是以所述铝平板的境界面为基准在高度20um以内的区域稠密地分布。
4.根据权利要求1至3中某一项所述的利用导电性金属结构体的半导体封装,其特征在于,
如果通过所述第2粘接层粘接之前,铝平板的厚度为不小于M1至不大于M2时,通过第2粘接层粘接后,铝平板的厚度为0至不大于(2/3)×M2。
5.根据权利要求4所述的利用导电性金属结构体的半导体封装,其特征在于,
通过第2粘接层粘接后,铝平板的厚度为0至不大于4um。
6.根据权利要求1至3中某一项所述的利用导电性金属结构体的半导体封装,其特征在于,
所述导电性金属结构体是其一端与所述铝平板结合的夹具结构体。
7.根据权利要求1至3中的某一项所述的利用导电性金属结构体的半导体封装,其特征在于,
所述导电性金属结构体是一侧与所述铝平板结合的柱子结构体,所述柱子结构体的另一侧与基板连接。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20180029167 | 2018-03-13 | ||
KR10-2018-0029167 | 2018-03-13 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN209843696U true CN209843696U (zh) | 2019-12-24 |
Family
ID=68901712
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201920053964.0U Active CN209843696U (zh) | 2018-03-13 | 2019-01-14 | 利用导电性金属结构体的半导体封装 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN209843696U (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114121845A (zh) * | 2020-09-01 | 2022-03-01 | Jmj韩国株式会社 | 半导体封装 |
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2019
- 2019-01-14 CN CN201920053964.0U patent/CN209843696U/zh active Active
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