CN209842622U - 集成化的仿真系统 - Google Patents
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Abstract
本实用新型提供一种集成化的仿真系统，包括计算机、FPGA数字线路模块、多个仿真模拟模块、芯片程序存储器、用户仿真程序存储器、用户测试端口；所述计算机连接FPGA数字线路模块，FPGA数字线路模块分别连接芯片程序存储器、用户仿真程序存储器、用户测试端口；各仿真模拟模块流片于一个芯片中，并分别与FPGA数字线路模块连接；所述FPGA数字线路模块用于实现仿真芯片的数字逻辑电路；所述多个仿真模拟模块用于实现仿真芯片的模拟部分电路。对于多颗实际芯片的仿真，本实用新型仅需要使用一套该仿真系统即可实现，无需多次流片，降低了流片成本和风险。
Description
技术领域
本实用新型涉及芯片仿真技术领域，尤其是一种集成化的仿真系统。
背景技术
传统的基于仿真芯片的仿真系统，一颗仿真芯片即对应仿真一颗实际芯片，多颗实际芯片即需要多颗仿真芯片来进行仿真，这不仅需要非常昂贵的流片费用，还需要很长的流片周期，设计公司还需要承担一定的流片风险，不利于对芯片的快速推广。
发明内容
本实用新型的目的在于克服现有技术中存在的不足，提供一种集成化的仿真系统，对于多颗实际芯片的仿真，仅需要使用一套该仿真系统即可实现，无需多次流片，降低了流片成本和风险。本实用新型采用的技术方案是：
一种集成化的仿真系统，包括计算机、FPGA数字线路模块、多个仿真模拟模块、芯片程序存储器、用户仿真程序存储器、用户测试端口；
所述计算机连接FPGA数字线路模块，FPGA数字线路模块分别连接芯片程序存储器、用户仿真程序存储器、用户测试端口；各仿真模拟模块流片于一个芯片中，并分别与FPGA数字线路模块连接；
所述FPGA数字线路模块用于实现仿真芯片的数字逻辑电路；所述多个仿真模拟模块用于实现仿真芯片的模拟部分电路。
进一步地，所述多个仿真模拟模块包括GPIO仿真模块、LVD复位仿真模块、外置晶振仿真模块、比较器仿真模块、ADC仿真模块和EEPROM仿真模块。
进一步地，所述芯片程序存储器中用于存储实现仿真芯片逻辑线路的芯片线路程序。
进一步地，所述用户仿真程序存储器中用于存储实现仿真芯片功能的用户仿真程序。
进一步地，芯片程序存储器采用掉电可记忆存储器。
进一步地，用户仿真程序存储器采用掉电易失性存储器。
进一步地，仿真实际芯片时，从计算机将实际芯片的线路程序下载至芯片程序存储器，通过FPGA数字线路模块实现仿真芯片内部逻辑连接，从用户测试端口输出仿真结果；
仿真芯片包括仿真系统中的FPGA数字线路模块、多个仿真模拟模块、芯片程序存储器、用户仿真程序存储器。
本实用新型的优点在于：
1）相较于单纯的基于FPGA的仿真系统，本实用新型提出的仿真系统将仿真模拟模块流片后，可以仿真FPGA无法仿真的电路功能，且具有更准确的仿真结果。
2）对于多颗实际芯片的仿真，此仿真系统无需多次流片，大大降低流片成本和风险，且使用更为便捷。
附图说明
图1为本实用新型的结构组成示意图。
具体实施方式
下面结合具体附图和实施例对本实用新型作进一步说明。
如图1所示，本实用新型提出的一种集成化的仿真系统，包括计算机1、FPGA数字线路模块2、多个仿真模拟模块3、芯片程序存储器4、用户仿真程序存储器5、用户测试端口6；
所述计算机1通过USB线路连接FPGA数字线路模块2，FPGA数字线路模块2分别连接芯片程序存储器4、用户仿真程序存储器5、用户测试端口6；各仿真模拟模块3流片于一个芯片中，并分别与FPGA数字线路模块2连接；
所述FPGA数字线路模块2用于实现仿真芯片的数字逻辑电路；所述多个仿真模拟模块3用于实现仿真芯片的模拟部分电路；
所述多个仿真模拟模块3包括GPIO仿真模块、LVD复位仿真模块、外置晶振仿真模块、比较器仿真模块、ADC仿真模块、EEPROM仿真模块；
所述芯片程序存储器4中用于存储芯片线路程序，芯片线路程序实现仿真芯片的逻辑线路，例如FPGA数字线路模块2分别连接了GPIO仿真模块、外置晶振仿真模块和ADC仿真模块；芯片程序存储器4采用掉电可记忆的FLASH存储器；
所述用户仿真程序存储器5中用于存储用户仿真程序，用户仿真程序实现仿真芯片的功能，例如信号采样程序，或者驱动电机的PWM信号控制程序；用户仿真程序存储器5采用掉电易失性存储器，例如SRAM；
本实用新型将多颗芯片的模拟模块集成后流片，可大大降低流片成本，且可以仿真多颗芯片；所述多个仿真模拟模块3，每一个仿真模拟模块3均由相应的硬件电路实现，将这些仿真模拟模块集成后一起流片，制作成一个芯片，就可以支持对多种实际芯片进行仿真；
例如需要仿真的实际芯片有A芯片、B芯片、C芯片、D芯片；A芯片资源为GPIO+LVD复位+外置晶振；B芯片资源为GPIO+LVD复位+外置晶振+比较器；C芯片资源为GPIO+LVD复位+外置晶振+ADC；D芯片资源为GPIO+LVD复位+外置晶振+EEPROM；
仿真A芯片时，从计算机1将A芯片的线路程序下载至芯片程序存储器4，通过FPGA数字线路模块2实现仿真芯片内部逻辑连接，如FPGA数字线路模块2连接GPIO仿真模块、LVD复位仿真模块、外置晶振仿真模块；FPGA数字线路模块2是现场可编程门阵列，能够实现电路依据程序现场改变；在该仿真系统中，FPGA数字线路模块2、多个仿真模拟模块3、芯片程序存储器4和用户仿真程序存储器5可看做一个内部电路和芯片资源可变的仿真芯片；从用户测试端口6输出仿真结果。同理可以对B芯片，C芯片，D芯片进行仿真。
本实用新型涉及的一些术语解释如下：
GPIO---通用目的输入/输出端口。
LVD复位----低压检测复位。
ADC----模数转换。
FPGA----现场可编程门阵列。
最后所应说明的是，以上具体实施方式仅用以说明本实用新型的技术方案而非限制，尽管参照实例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的精神和范围，其均应涵盖在本实用新型的权利要求范围当中。
Claims (7)
1.一种集成化的仿真系统，其特征在于，包括计算机(1)、FPGA数字线路模块(2)、多个仿真模拟模块(3)、芯片程序存储器(4)、用户仿真程序存储器(5)、用户测试端口(6)；
所述计算机(1)连接FPGA数字线路模块(2)，FPGA数字线路模块(2)分别连接芯片程序存储器(4)、用户仿真程序存储器(5)、用户测试端口(6)；各仿真模拟模块(3)流片于一个芯片中，并分别与FPGA数字线路模块(2)连接；
所述FPGA数字线路模块(2)用于实现仿真芯片的数字逻辑电路；所述多个仿真模拟模块(3)用于实现仿真芯片的模拟部分电路。
2.如权利要求1所述的集成化的仿真系统，其特征在于，
所述多个仿真模拟模块(3)包括GPIO仿真模块、LVD复位仿真模块、外置晶振仿真模块、比较器仿真模块、ADC仿真模块和EEPROM仿真模块。
3.如权利要求1所述的集成化的仿真系统，其特征在于，
所述芯片程序存储器(4)中用于存储实现仿真芯片逻辑线路的芯片线路程序。
4.如权利要求1所述的集成化的仿真系统，其特征在于，
所述用户仿真程序存储器(5)中用于存储实现仿真芯片功能的用户仿真程序。
5.如权利要求1所述的集成化的仿真系统，其特征在于，
芯片程序存储器(4)采用掉电可记忆存储器。
6.如权利要求1所述的集成化的仿真系统，其特征在于，
用户仿真程序存储器(5)采用掉电易失性存储器。
7.如权利要求1所述的集成化的仿真系统，其特征在于，
仿真实际芯片时，从计算机(1)将实际芯片的线路程序下载至芯片程序存储器(4)，通过FPGA数字线路模块(2)实现仿真芯片内部逻辑连接，从用户测试端口(6)输出仿真结果；
仿真芯片包括仿真系统中的FPGA数字线路模块(2)、多个仿真模拟模块(3)、芯片程序存储器(4)、用户仿真程序存储器(5)。
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| CN109948306A (zh) * | 2019-05-05 | 2019-06-28 | 无锡矽杰微电子有限公司 | 集成化的仿真系统 |
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