CN203504515U - 一种自动生成全局异步复位信号的集成电路 - Google Patents
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Abstract
本实用新型涉及一种自动生成全局异步复位信号的集成电路，包括：无和/或异步和/或同步复位信号的寄存器，用作逻辑运算的逻辑电路，耦合到寄存器控制端的全局异步复位信号；其中，逻辑电路将寄存器中无和/或异步和/或同步复位信号映射成全局异步复位信号，全局异步复位信号进行全局复位。本实用新型可确保FPGA芯片中全部的寄存器获得全局异步复位信号，既保证了设计的稳定性，也可以保证设计的跨平台可移植性。
Description
技术领域
本实用新型涉及异步复位信号的集成电路，具体涉及到FPGA芯片中，一种自动生成全局异步复位信号的集成电路。
背景技术
在许多FPGA（Field-Programmable Gate Array，即现场可编程门阵列）的设计中，需要确保寄存器从一个确定的状态开始工作，因此需要对FPGA芯片上所使用到的寄存器进行统一的复位操作，复位操作多数时候会借助上电复位功能实现。然而现有的FPGA芯片的上电复位实现方式各有不同，甚至有些芯片根本没有上电复位功能，或者上电复位功能并不稳定，从而使得一个依赖于上电复位功能的应用设计很难实现跨平台的移植。
设计一种能够对FPGA芯片进行全局异步复位的集成电路，以达到设计中全部寄存器可获得全局异步复位信号、设计的稳定性以及设计的跨平台可移植性，是亟待解决的问题。
实用新型内容
本实用新型的目的是提供一种可实现全局异步复位信号的集成电路，以解决现有技术下的FPGA芯片设计不稳定，不可跨平台移植的问题。
为实现上述目的，本实用新型提供了一种基于一个已知的外部或内部生成的复位信号源，自动为设计中全部的寄存器添加上全局异步复位信号。当复位信号源与上电复位的信号波形相一致时，设计中的全部寄存器即可确保获得上电复位功能，既确保了设计的稳定性，也可以保证设计的跨平台可移植性。
本实用新型提供了一种自动生成全局异步复位信号的集成电路，包括：无和/或异步和/或同步复位信号的寄存器，用作逻辑运算的逻辑电路，耦合到寄存器控制端的全局异步复位信号；其中，逻辑电路将寄存器中无和/或异步和/或同步复位信号映射成全局异步复位信号，所述全局异步复位信号进行全局复位。
本实用新型解决了传统的设计不稳定性以及跨平台不可移植性的问题，使用了较少的通用器件，低成本的实现了全局异步复位信号的自动生成，保持了设计的稳定性。
附图说明
图1为本实用新型中一种自动生成全局异步复位信号的工艺映射方法流程图；
图2为本实用新型一个实施例中寄存器的无\异步\同步复位信号的示意图；
图3为本实用新型中无复位信号时复位方案示意图；
图4为本实用新型中含高电平有效的异步复位信号复位方案示意图；
图5为本实用新型中含低电平有效的异步复位信号复位方案示意图；
图6为本实用新型中含高电平有效的同步复位信号复位方案示意图；
图7为本实用新型中含低电平有效的同步复位信号复位方案示意图。
具体实施方式
图1是本实用新型中一种自动生成全局异步复位信号的工艺映射方法流程图。该方法包括以下步骤：
在步骤100，根据用户设计里不同的RTL写法对应映射出寄存器。RTL（Register-transfer Level）,即寄存器传输级，RTL模型写法中的语句与实际寄存器的结构模型之间存在直接映射关系，分析该RTL的行为模型可决定所需要的寄存器的类型和数量。
在步骤110，对映射出的寄存器进行逻辑运算，将寄存器中无和/或异步和/或同步复位信号映射成全局异步复位信号，通过该全局异步复位信号进行全局复位。根据步骤100映射出的寄存器，如图2所示，其类型可分为五种：不包含复位信号的寄存器、含高电平有效的异步复位信号的寄存器、含低电平有效的异步复位信号的寄存器、含高电平有效的同步复位信号的寄存器以及含低电平有效的同步复位信号的寄存器。
下面结合图3-图7，对自动生成全局异步复位信号的具体实施过程作具体的描述。图3是无复位信号的寄存器复位方案示意图，其RTL写法如下：
always(posedge CLK)
begin
Q=D;
end
根据RTL写法，映射出该寄存器的类型以及数量，其中该寄存器不包含复位信号，可以直接将全局复位信号GC耦合到寄存器的异步复位端ACLR，作为该寄存器的异步复位信号。例如：当该寄存器的复位端为低电平有效时，直接将全局复位信号GC连接至寄存器的复位信号端ACLR,当寄存器的复位端为高电平有效时，将全局复位信号通过取反（可以是连接非门）后，连接到寄存器的复位信号端ACLR。当将全局异步复位信号GC置于低电平时，复位信号有效，该寄存器被复位。
需要说明的是，该全局复位信号可能来自于外部软件或者内部设计中的复位信号源。
图4是包含高电平有效的异步复位信号的寄存器，其RTL写法如下：
该寄存器中，逻辑电路包括或门和非门，将全局异步复位信号输入到非门后连接到或门的第一输入端，高电平有效的异步复位信号AC（即原异步复位信号AC）连接至或门的第二输入端，该或门的输出端连接至寄存器的异步复位端ACLR，当全局异步复位信号GC处于低电平时，寄存器被复位，该寄存器所含的高电平有效的异步复位信号AC失效，寄存器在全局异步复位信号GC的控制下复位。图5是包含低电平有效的异步复位信号的寄存器，其RTL写法如下：
该寄存器中，对该寄存器进行逻辑运算，逻辑运算由逻辑电路来实现，该逻辑电路包括与门，其中，全局异步复位信号GC连接至与门的第一输入端，低电平有效的异步复位信号AC（即原异步复位信号）作为与门的第二输入端，该与门的输出端耦合至寄存器的异步复位端，当全局异步复位信号GC处于低电平时，复位信号有效，此时，寄存器被复位，该寄存器所含的低电平有效的异步复位信号AC失效，寄存器在全局异步复位信号GC的控制下复位。
需要说明的是，图4、图5中，当该寄存器复位端为低电平有效时，将逻辑电路的输出信号（即全局异步复位信号）连接至寄存器的复位信号端ACLR,当寄存器复位端为高电平有效时，将逻辑电路的输出取反（可以是连接非门）后，连接到寄存器的复位信号端ACLR。图6是包含高电平有效的同步复位信号的寄存器，其RTL写法如下：
该寄存器中，逻辑电路包括非门和与门，该高电平有效的同步复位信号SC（即原同步复位信号SC）输入到非门后连接至与门的第一输入端，寄存器的原输入信号D连接至与门的第二输入端，该与门的输出端连接至该寄存器的数据输入端，将全局复位信号GC，也就是全局异步复位信号耦合至寄存器的异步复位端ACLR。当全局异步复位信号GC处于低电平时，复位信号有效，该寄存器被复位。
图7是包含低电平有效的同步复位信号的寄存器，其RTL写法如下：
该寄存器中，逻辑电路包括与门，低电平有效的同步复位信号（即原同步复位信号SC）连接至与门的第一输入端，寄存器原输入信号D连接至与门的第二输入端，该与门的输出信号连接至寄存器的数据输入端，全局复位信号GC，此时也是全局异步复位信号，连接至寄存器的异步复位端ACLR。当全局异步复位信号GC处于低电平时，全局异步复位信号有效，该寄存器被复位。
需要说明的是，图6、图7中，当该寄存器复位端为低电平有效时，将全局异步复位信号连接至寄存器的复位信号端ACLR,当寄存器复位端为高电平有效时，将全局异步复位信号取反（可以是连接非门）后，连接到寄存器的复位信号端ACLR。
最后所应说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的精神和范围。
Claims (6)
1.一种自动生成全局异步复位信号的集成电路，包括：无和/或异步和/或同步复位信号的寄存器，用作逻辑运算的逻辑电路，耦合到寄存器控制端的全局异步复位信号；其中，逻辑电路将寄存器中无和/或异步和/或同步复位信号映射成全局异步复位信号，所述全局异步复位信号进行全局复位。
2.如权利要求1所述的一种自动生成全局异步复位信号的集成电路，其特征在于，所述集成电路中，寄存器为不包含复位信号的寄存器，全局异步复位信号耦合到该寄存器的异步复位端，当全局异步复位信号有效时，寄存器被复位。
3.如权利要求1所述的一种自动生成全局异步复位信号的集成电路，其特征在于，所述集成电路中，寄存器为含高电平有效的异步复位信号的寄存器，所述逻辑电路包括非门、或门；全局异步复位信号输入到非门后连接到或门的第一输入端，将所述高电平有效的异步复位信号连接至或门的第二输入端，该或门的输出端耦合至所述寄存器的异步复位端。
4.如权利要求1所述的一种自动生成全局异步复位信号的集成电路，其特征在于，所述集成电路中，寄存器为低电平有效的异步复位信号的寄存器，所述逻辑电路包括与门；其中，全局异步复位信号连接至与门的第一输入端，所述低电平有效的异步复位信号作为与门的第二输入端，该与门的输出端耦合至寄存器的异步复位端。
5.如权利要求1所述的一种自动生成全局异步复位信号的集成电路，其特征在于，所述集成电路中，寄存器是含高电平有效的同步复位信号的寄存器，所述逻辑电路包括非门、与门；其中，该高电平有效的同步复位信号输入到非门后连接至与门的第一输入端，所述寄存器的原输入信号连接至与门的第二输入端，该与门的输出端连接至该寄存器的数据输入端，全局复位信号耦合至所述寄存器的异步复位端。
6.如权利要求1所述的一种自动生成全局异步复位信号的集成电路，其特征在于，所述集成电路中寄存器是含低电平有效的同步复位信号的寄存器，所述逻辑电路包括与门；其中，该低电平有效的同步复位信号连接至与门的第一输入端，寄存器原输入信号连接至与门的第二输入端，该与门的输出信号连接至寄存器的数据输入端，全局复位信号耦合至所述寄存器的异步复位端。
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2013
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