CN209312720U - 半导体结构 - Google Patents

Abstract

本实用新型提供了一种半导体结构，包括：半导体衬底，所述半导体衬底的表面形成有有源区；沟槽，位于所述有源区上，所述沟槽的相对侧边分别形成有源/漏，所述源/漏连接到所述沟槽；栅极，位于所述沟槽中；栅介质层，位于所述栅极与所述沟槽之间，所述栅介质层的顶部低于所述栅极的顶部；隔离层，位于所述栅极的上方；空隙层，形成于所述栅极与所述源/漏重叠区域之间，位于所述栅介质层的上方。本实用新型通过在晶体管的栅漏交叠区引入空隙层取代栅介质层，减小了栅漏电压，有效地抑制了栅致漏极漏电流，从而提高了器件可靠性并减少了器件功耗，使DRAM器件的数据保存及读写性能得到了提升。

Description

半导体结构

技术领域

本实用新型涉及半导体集成电路制造领域，特别是涉及一种半导体结构。

背景技术

DRAM(Dynamic Random Access Memory)，即动态随机存取存储器，是一种广泛应用的存储器件。随着对DRAM储存容量的要求不断提高，晶圆单位面积上的器件密度随之增加，设计特征尺寸随之减小。为了确保DRAM器件不断做小时，储存单元的数据保存时间以及刷新特性仍能达到设计要求，在DRAM器件的设计中，字线结构的开发与优化是其中的重要环节。

目前，在现有的DRAM字线结构中，在栅漏交叠区的栅极(gate)金属层和漏极(drain)掺杂区之间有栅氧化层进行隔离。当栅漏交叠区的栅漏电压较大时，交叠区界面附近硅衬底中的电子在价带和导带之间发生带间隧穿(band-to-band tunneling)，进而形成漏电流，即栅致漏极漏电流(GIDL,gate-induced drain leakage)。栅致漏极漏电流会随着器件尺寸减小、栅氧化层减薄而愈加显著。栅致漏极漏电流过大会降低器件可靠性并增加器件功耗，对DRAM器件的数据保存及读写造成不良影响。

因此，有必要提出一种新的半导体结构，解决上述问题。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体结构，用于解决现有技术中因栅致漏极漏电流过大而影响半导体器件可靠性和功耗的问题。

为实现上述目的及其它相关目的，本实用新型提供了一种半导体结构，包括：

半导体衬底，所述半导体衬底的表面形成有有源区；

沟槽，位于所述有源区上，所述沟槽的相对侧边分别形成有源/漏，所述源/漏连接到所述沟槽；

栅极，位于所述沟槽中；

栅介质层，位于所述栅极与所述沟槽之间，所述栅介质层的顶部低于所述栅极的顶部；

隔离层，位于所述栅极的上方；

空隙层，形成于所述栅极与所述源/漏重叠区域之间，位于所述栅介质层的上方。

作为本实用新型的一种可选方案，所述空隙层的底部至少不低于所述源/漏底部。

作为本实用新型的一种可选方案，所述栅极的顶部高于所述源/漏的底部且低于所述沟槽的顶部。

作为本实用新型的一种可选方案，所述空隙层的顶部至少不高于所述栅极的顶部。

作为本实用新型的一种可选方案，所述隔离层的顶部与所述沟槽的顶部齐平；所述隔离层的底部与所述栅极的顶部齐平。

作为本实用新型的一种可选方案，所述半导体衬底包含P型半导体衬底，所述源/漏包含N型掺杂源/漏。

作为本实用新型的一种可选方案，所述空隙层包含真空层或空气层。

作为本实用新型的一种可选方案，所述栅介质层包含二氧化硅层。

作为本实用新型的一种可选方案，所述栅极包含钨栅极。

作为本实用新型的一种可选方案，所述半导体结构包含DRAM器件的埋入式字线结构。

如上所述，本实用新型提供了一种半导体结构，通过在晶体管的栅漏交叠区引入空隙层取代栅介质层，减小了栅漏电压，有效地抑制了栅致漏极漏电流，从而提高了器件可靠性并减少了器件功耗，使DRAM器件的数据保存及读写性能得到了提升。

附图说明

图1显示为本实用新型实施例一中提供的半导体结构的制造方法所得半导体结构的俯视图。

图2至图10显示为本实用新型实施例一中提供半导体结构的制造方法中各步骤在图1的aa’处的截面图。

图11至图12显示为本实用新型实施例二中提供的半导体结构在图1的aa’处的截面图。

元件标号说明

100 半导体衬底

100a 有源区

100b 浅沟槽隔离结构

101 源/漏

102 沟槽

103 栅介质层

104 栅极

104a 栅极材料层

105 隔离层

105a 隔离材料层

106 空隙层

106a 空隙沟槽

107 硬掩膜层

107a 硬掩膜材料层

108 栅漏交叠区

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其它优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

请参阅图1至图10，本实施例提供了一种半导体结构的制造方法，包括如下步骤：

提供一半导体衬底100，所述半导体衬底100的表面形成有源区；

在所述有源区上设置沟槽102，所述沟槽102的相对侧边分别形成有源/漏101，所述源/漏101连接到所述沟槽102；

在所述沟槽102中形成栅极104，所述栅极与所述沟槽之间还形成有栅介质层103；

部分去除所述栅极104与所述源/漏101重叠区域之间的所述栅介质层103；

在所述栅极104的上方沉积隔离层105，以于所述栅极104与所述源/漏101重叠区域之间形成密闭的空隙层106。

如图1所示，是本实施例中提供的半导体结构的制造方法所得半导体结构的俯视图。图2至图11是本实施例中提供的半导体结构的制造方法中各步骤在图1的aa’处的截面图。

作为示例，如图1至图4所示，本实施例中的所述半导体结构包含应用于DRAM器件的埋入式字线结构。在半导体衬底100上形成有若干个有源区100a和分隔所述有源区的浅沟槽隔离结构100b；所述源/漏101形成于所述有源区100a上；所述沟槽102形成于所述有源区100a和所述浅沟槽隔离结构100b上并连通多个所述有源区100a。需要注意的是，图1中未显示被所述有源区100a和所述浅沟槽隔离结构100b所覆盖的所述半导体衬底100，图2至图4中未显示所述浅沟槽隔离结构100b。在本实施例中，所述半导体衬底100上形成有若干个有源区100a和分隔所述有源区100a的浅沟槽隔离结构100b，通过在所述有源区100a上进行离子注入工艺形成源/漏101。可选地，所述半导体衬底100包含P型硅衬底，所述源/漏101包含N型掺杂源/漏，所述浅沟槽隔离结构100b包含二氧化硅层。本实施例中，所述源/漏101是通过在所述有源区100a上进行掺杂后同时形成的，根据在晶体管结构中的连接关系可以进一步区分为源极或漏极，如图11所示，图中沟槽左侧连接位线的所述源/漏101为源极，沟槽右侧连接电容的所述源/漏101为漏极。如图1所示，所述有源区100a按一定间隔在所述半导体衬底100周期性排列，所形成的沟槽102横向贯通若干个所述有源区100a以及所述有源区100a之间的所述浅沟槽隔离结构100b。通过在所述沟槽102内形成字线结构，使所述字线结构连接若干个所述有源区100a。

作为示例，如图2至图4所示，在所述半导体衬底100上形成沟槽102的过程包括如下步骤：

在所述半导体衬底100上形成硬掩膜材料层107a，如图2所示；

通过光刻和刻蚀形成图形化的硬掩膜层107，如图3所示；

以所述硬掩膜层107作为刻蚀掩膜，通过干法刻蚀形成所述沟槽102，如图4所示。

在本实施中，在形成所述沟槽102前，所述半导体衬底100上已形成了源/漏101和浅沟槽隔离结构100b，因此，所述硬掩膜材料层107a沉积于所述源/漏101和所述浅沟槽隔离结构100b的上表面，如图2所示。可选地，所述硬掩膜材料层107a包含二氧化硅层。通过对所述硬掩膜材料层107a进行光刻和刻蚀，得到图形化的硬掩膜层107，如图3所示。通过干法刻蚀所形成的沟槽102贯穿所述源/漏101并接触到所述半导体衬底100，即所述沟槽102的底部至少低于所述源/漏101的底部，如图4所示。在图4中，所述沟槽102将所述源/漏101分隔为左侧的源极和右侧的漏极。需要指出的是，本实用新型并不限定所述沟槽102、所述源/漏101和所述浅沟槽隔离结构100b的形成顺序。例如，在其他实施例中，也可以先在所述半导体衬底100上形成所述沟槽102，并引入牺牲层覆盖所述沟槽102，再通过离子注入在所述半导体衬底100上形成所述源/漏101。此外，所述硬掩膜材料层107a除了二氧化硅层外，还可包含形成于上层的无定形碳层，以提高干法刻蚀时的刻蚀选择比，并在干法刻蚀后去除残余的所述无定形碳层。

作为示例，如图5所示，在所述沟槽102的表面形成栅介质层103。可选地，所述栅介质层103包含二氧化硅层，形成所述二氧化硅层的方法包含采用炉管热氧化工艺在所述沟槽102的侧壁及底部的硅材料上生长二氧化硅层。在本实施例中，由于除了所述沟槽102的表面外的其他位置都被已二氧化硅层所覆盖，因此炉管热氧化工艺只会在所述沟槽102的表面位置的硅材料上生成所述二氧化硅层。

作为示例，如图6至图7所示，在所述沟槽102中形成所述栅极104的过程包括如下步骤：

在所述沟槽102中沉积栅极材料层104a，所述栅极材料层104a至少填满所述沟槽102；

通过回刻去除所述沟槽102中的部分所述栅极材料层104a，剩余的部分所述栅极材料层104a形成所述栅极104，所述栅极104的顶部高于所述源/漏101的底部且低于所述沟槽102的顶部。

可选地，如图6所示，通过化学气相沉积或原子层沉积等工艺，在所述硬掩膜层107上及所述沟槽102中沉积栅极材料层104a。所述栅极材料层104a包含钨金属层。在图6中，通过回刻工艺去除所述硬掩膜层107上及所述沟槽102中的部分所述栅极材料层104a，所述沟槽102底部剩余的部分即形成所述栅极104，如图7所示。所述回刻工艺可以选择干法刻蚀或湿法刻蚀。

此外，作为本实施例的一个可选方案，在沉积所述栅极材料层104a前，还可以先沉积一层粘附层，例如氮化钛层，以改善所述栅极材料层104a与所述沟槽102表面的栅氧化层的结合性能，防止出现分层开裂。在图7中，回刻去除部分所述栅极材料层104a时，也同时去除这部分所述栅极材料层104a下层的所述粘附层。

作为示例，如图8所示，去除所述沟槽102侧壁上的部分所述栅介质层103的方法包括干法刻蚀或湿法刻蚀，通过刻蚀使所述栅介质层103的顶部低于所述栅极104的顶部。可选地，所述栅介质层103包含二氧化硅层，所述干法刻蚀可选CF₄、CHF₃等CF系气体作为刻蚀气体进行各向同性刻蚀，或者可采用DHF等药液对所述二氧化硅层进行湿法刻蚀。在刻蚀过程中，位于所述沟槽102侧壁上部位置暴露在外的部分所述栅介质层103被刻蚀去除，且随着刻蚀的进行，所述栅极材料层104a与所述沟槽102侧壁之间的部分所述栅介质层103也将被刻蚀去除，并在所述源/漏101、所述栅极104和所述栅介质层103之间形成一沟槽结构，在本实用新型中将其定义为空隙沟槽106a。在图8中，所述栅极104的左右两侧各形成了一道所述空隙沟槽106a。

需要指出的是，在本实施例中，所述空隙沟槽106a的底部高于所述源/漏101的顶部。也即是说，所述空隙沟槽106a不会延伸进入所述源/漏101下层的所述半导体衬底100中。所述半导体衬底100与所述栅极104之间还是由所述栅介质层103，即二氧化硅层所隔离的。在本实用新型的其他实施方案中，所述空隙沟槽106a也可以进一步延伸进入所述源/漏101下层的所述半导体衬底100中，即所述半导体衬底100与所述栅极104之间的部分区域由所述空隙沟槽106a隔离。上述区别决定了本实用新型所得的晶体管结构的栅漏交叠区以及部分沟道区域的隔离介质的构成，对于所述隔离介质的取舍将对所述晶体管的栅致漏极漏电流及开关特性等性能产生重要影响。本实施例中，沟道区域的隔离介质将完全由二氧化硅栅介质层构成，这就确保了所得器件具有较好的开关特性。

作为示例，如图9至图10所示，在所述栅极104上方形成所述隔离层105的过程包括如下步骤：

在所述硬掩膜层107的表面及所述沟槽102中所述栅极104的上方沉积隔离材料层105a；

去除所述硬掩膜层107表面的所述隔离材料层105a，在所述沟槽102中残留的部分所述隔离材料层105a形成所述隔离层105，并在所述源/漏101、所述栅极104和所述栅介质层103之间形成空隙层106。

可选地，所述空隙层106的顶部至少不高于所述栅极104的顶部。这确保了所述空隙层106仅存在于所述栅极104与所述源/漏101之间，而不会向上侵入所述隔离层105中，进而影响所述隔离层105的隔离效果。

可选地，通过化学气相沉积或原子层沉积等方法在所述硬掩膜层107的表面及所述沟槽102中所述栅极104的上方沉积隔离材料层105a，所述隔离材料层105a包含氮化硅层，如图9所示。通过回刻工艺或化学机械研磨去除所述硬掩膜层107表面的所述隔离材料层105a，在所述沟槽102中残留的部分所述隔离材料层105a形成所述隔离层105。可选地，所述回刻工艺或化学机械研磨还进一步去除所述硬掩膜层107，最终使所述隔离层105的顶部与所述源/漏101的表面齐平，如图10所示。

具体地，在所述沟槽102中所述栅极104的上方沉积所述隔离材料层105a时，需要确保所述空隙沟槽106a中不会由于所述隔离材料层105a的沉积而被填满，以在所述源/漏101、所述栅极104和所述栅介质层103之间形成空隙层106。因此，在使用化学气相沉积沉积所述隔离材料层105a时，可以采用沉积速率较高、台阶覆盖能力相对较弱的等离子体增强化学气相沉积(PECVD)或常压化学气相沉积(APCVD)，使所述空隙沟槽106a中还未沉积所述隔离材料层105a或所述隔离材料层105a沉积较少时，所述空隙沟槽106a的顶部已经因沉积而封口闭合，在所述空隙沟槽106a中形成所述空隙层106。由于所述栅介质层103在晶体管结构中相对很薄，由所述栅介质层103形成的所述空隙沟槽106a的开口也很小，因此采用现有的沉积工艺完全可以现实在所述空隙沟槽106a中不沉积或少沉积所述隔离材料层105a。可选地，当所述隔离材料层105a为氮化硅层时，所述氮化硅层与所述沟槽102侧壁的硅衬底可能存在应力问题，可先在所述沟槽102侧壁沉积垫氧层以改善应力问题，所述垫氧层的厚度要远小于所述栅介质层103的厚度，不影响所述空隙层106的形成。

需要指出的是，在图10中所显示的是在本实施例中所述空隙沟槽106a中完全未沉积所述隔离材料层105a的情况。在本实用新型的其他实施方案中，所述空隙沟槽106a中也可能基于沉积制程工艺，在其侧壁及底部沉积所述隔离材料层105a的薄层，而在所述空隙沟槽106a的中间位置形成所述空隙层106，但这并不会影响本实用新型所取得的技术效果。此外，在本实用新型的其他实施方案中，还可以先在所述空隙沟槽106a中填充牺牲材料层，然后再沉积所述隔离材料层105a。在所述隔离材料层105a沉积完成后，再通过干法或湿法刻蚀工艺去除所述牺牲材料层。该方案也可以使所述空隙沟槽106a中完全不会沉积所述隔离材料层105a。

在本实用新型所引入的所述空隙层106可以是真空层、空气层或其他低介电常数气体填充层。真空层是一种理想的低介电常数(low-k)介质层，真空的相对介电常数为1.0，而空气的相对介电常数(～1.0006)非常接近真空的相对介电常数。作为low-k介质使用时，两者的性能相近。因此，在本实用新型中，所述空隙层106并不具体限定为真空层或空气层。如果还考虑选用真空层或空气层对于器件结构可靠性的影响，则当所述空隙层106为空气层时，可能会由于空气受热膨胀或空气中含有的水汽而存在影响器件性能的风险。因此，作为可选方案，在沉积所述隔离材料层105a时，可选PECVD等在真空条件下进行的沉积工艺，使所述空隙层中保持真空，以进一步提高所得器件的稳定性，具体采用的沉积工艺及工艺参数还需要根据器件设计的实际需求进行优化和取舍，以确保在减小栅漏交叠区隔离介质的相对介电常数的同时，不会影响所得半导体器件的性能及可靠性。

实施例二

本实施例提供了一种半导体结构，如图1及图10所示，所述半导体结构包括：

半导体衬底100，所述半导体衬底100的表面形成有有源区；

沟槽102，位于所述有源区上，所述沟槽102的相对侧边分别形成有源/漏101，所述源/漏101连接到所述沟槽102；

栅极104，位于所述沟槽102中；

栅介质层103，位于所述栅极104与所述沟槽102之间，所述栅介质层103的顶部低于所述栅极104的顶部；

隔离层105，位于所述栅极104的上方；

空隙层106，形成于所述栅极104与所述源/漏101重叠区域之间，位于所述栅介质层103的上方；

如图1所示，是本实施例中提供的半导体结构的俯视图。图10是本实施例中提供的半导体结构的在图1的aa’处的截面图。可选地，本实施例中所述半导体结构可以按照实施例一中所述的半导体结构的制造方法得到。

作为示例，如图1和图10所示，所述半导体结构包含应用于DRAM器件的埋入式字线结构。所述半导体衬底100还包括若干个有源区100a和分隔所述有源区100a的浅沟槽隔离结构100b；所述源/漏101位于所述有源区100a的上表面；所述沟槽102位于所述有源区100a和所述浅沟槽隔离结构100b上并连通多个所述有源区100a。需要注意的是，图1中未显示被所述有源区100a和所述浅沟槽隔离结构100b所覆盖的所述半导体衬底100，图10中未显示所述浅沟槽隔离结构100b。可选地，所述半导体衬底100包含P型半导体衬底，例如P型硅衬底，所述源/漏101包含N型掺杂源/漏。如图1所示，所述有源区100a按一定间隔在所述半导体衬底100周期性排列，所形成的沟槽102横向贯通若干个所述有源区100a以及所述有源区100a之间的所述浅沟槽隔离结构100b。通过在所述沟槽102内形成字线结构，使所述字线结构连接若干个所述有源区100a。

作为示例，如图10所示，所述栅极104包含钨层，所述栅介质层103包含二氧化硅层，所述隔离层105包含氮化硅层，所述空隙层106包含真空层或空气层。

作为示例，如图10所示，所述栅极104的顶部高于所述源/漏101的底部且低于所述沟槽102的顶部。

作为示例，如图10所示，所述空隙层106的顶部至少不高于所述栅极104的顶部。

作为示例，如图10所示，所述空隙层106的底部至少不低于所述源/漏101的底部。在本实施例中，如图10所示，在栅漏交叠区108上部的大部分空间由所述空隙层106构成，在靠近所述源/漏101的底部位置则仍保留了一段所述栅介质层103。这既确保了通过引入所述空隙层106改善了栅漏交叠区108的栅致漏极漏电流，又能确保在沟道区域仍采用所述栅介质层103进行隔离，具有良好的开关特性。可选地，所述空隙层106的底部与所述源/漏101的底部齐平，所述栅漏交叠区108的隔离介质完全由所述空隙层106构成。在该情况下，所述栅漏交叠区108将具有较好的抗栅致漏极漏电流特性。

在本实施例中，通过限定所述栅极104的顶部至少不高于所述源/漏101的底部，且所述第二栅极105的顶部高于所述源/漏101的底部，使栅漏交叠区108处的栅极材料完全由所述第二栅极105所构成，即由多晶硅层构成，而非钨金属层构成。这将显著减少所述栅漏交叠区108处产生的栅致漏极漏电流。

如图11所示，是本实用新型所提供的埋入式字线结构，其中，在栅漏交叠区108处的大部分隔离介质由所述空隙层106构成，所述源/漏101为N型掺杂，所述半导体衬底100为P型硅衬底。当晶体管关断、DRAM储存数据时，字线栅极保持负偏压且右端连接电容的漏极为正偏压，此时的栅漏电压将是该器件可能达到的最大值。如图12所示，当所述栅漏交叠区108处的隔离介质完全由所述栅介质层103，即二氧化硅层构成时，在较高的栅漏电压下，就会在图12中的箭头方向产生大量的栅致漏极漏电流。而在图11中本实用新型所提供的埋入式字线结构中，由于采用所述空隙层106部分替代了所述二氧化硅层，在晶体管关断时，栅漏交叠区108处的栅漏电压将大幅下降，这将大幅减少栅漏交叠区108处的栅致漏极漏电流，甚至避免产生栅致漏极漏电流。通过改善DRAM存储单元的栅漏交叠区108处的栅致漏极漏电流的特性，可以显著提高DRAM器件的可靠性及读写性能并减少器件关断时的功耗。需要指出的是，本实施例虽然说明了本实用新型所提供的半导体结构应用于DRAM埋入式字线结构时对于栅致漏极漏电流改善的优越性，但这并不限制本实用新型所提供的半导体结构的应用范围。本实用新型对于其他晶体管结构中由于栅漏电压而产生的栅致漏极漏电流都具有显著的改善作用。

综上所述，本实用新型提供了一种半导体结构，所述半导体结构包括：半导体衬底，所述半导体衬底的表面形成有有源区；沟槽，位于所述半导体衬底上，所述沟槽贯穿所述有源区且所述沟槽的底部低于所述有源区的底部；栅极，位于所述沟槽中，所述栅极的顶部高于所述有源区的底部且低于所述沟槽的顶部；栅介质层，位于所述栅极与所述半导体衬底之间，所述栅介质层的顶部低于所述栅极的顶部；空隙层，位于所述有源区、所述栅极和所述栅介质层之间；隔离层，位于所述栅极的上方，填满所述沟槽中所述栅极上方的空间。本实用新型通过在晶体管的栅漏交叠区引入空隙层取代栅介质层，减小了栅漏电压，有效地抑制了栅致漏极漏电流，从而提高了器件可靠性并减少了器件功耗，使DRAM器件的数据保存及读写性能得到了提升。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (10)

1.一种半导体结构，其特征在于，包括：

半导体衬底，所述半导体衬底的表面形成有有源区；

沟槽，位于所述有源区上，所述沟槽的相对侧边分别形成有源/漏，所述源/漏连接到所述沟槽；

栅极，位于所述沟槽中；

栅介质层，位于所述栅极与所述沟槽之间，所述栅介质层的顶部低于所述栅极的顶部；

隔离层，位于所述栅极的上方；

空隙层，形成于所述栅极与所述源/漏重叠区域之间，位于所述栅介质层的上方。

2.根据权利要求1所述的一种半导体结构，其特征在于，所述空隙层的底部至少不低于所述源/漏底部。

3.根据权利要求1所述的一种半导体结构，其特征在于，所述栅极的顶部高于所述源/漏的底部且低于所述沟槽的顶部。

4.根据权利要求1所述的一种半导体结构，其特征在于，所述空隙层的顶部至少不高于所述栅极的顶部。

5.根据权利要求1所述的一种半导体结构，其特征在于，所述隔离层的顶部与所述沟槽的顶部齐平；所述隔离层的底部与所述栅极的顶部齐平。

6.根据权利要求1所述的一种半导体结构，其特征在于，所述半导体衬底包含P型半导体衬底，所述源/漏包含N型掺杂源/漏。

7.根据权利要求1所述的一种半导体结构，其特征在于，所述空隙层包含真空层或空气层。

8.根据权利要求1所述的一种半导体结构，其特征在于，所述栅介质层包含二氧化硅层。

9.根据权利要求1所述的一种半导体结构，其特征在于，所述栅极包含钨栅极。

10.根据权利要求1所述的一种半导体结构，其特征在于，所述半导体结构包含DRAM器件的埋入式字线结构。