CN208861201U - 片内无源电源补偿电路及应用其的运算单元、芯片、算力板和计算设备 - Google Patents
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Abstract
本实用新型提供一种片内无源电源补偿电路及应用其的运算单元、芯片、算力板和计算设备。片内无源电源补偿电路包括两个或两个以上待供电电压域，所述待供电电压域串联连接在电源和地之间；两个或两个以上的隔离区域，所述待供电电压域形成在所述隔离区域内，所述隔离区域用于隔离所述待供电电压域；所述隔离区域串联连接在所述电源和所述地之间；其中，还包括电源补偿单元，连接在所述待供电电压域和所述隔离区域之间，用于向所述待供电电压域提供电源补偿。本实用新型的片内无源电源补偿电路能够有效减小功耗，降低设计难度，节约芯片面积，降低生产成本。
Description
技术领域
本实用新型涉及一种多电压域供电电路，特别涉及一种基于衬底基准对电源电压进行补偿的电路及应用其的运算单元、芯片、算力板和计算设备。
背景技术
虚拟货币(如比特币、以太币)是一种P2P形式的数字货币，自2009年比特币系统推出以来就受到了广泛关注。该系统是基于区块链构建分布式共享总账，从而保证系统运行的安全、可靠以及去中心化。
在哈希运算和工作量证明上，比特币是基于计算得到的唯一正确的哈希值，来证明工作量从而获得记账打包区块权，因此获得奖励，这就是工作量证明(Pow)。目前除了暴力计算外，还没有有效的算法进行哈希运算。对于新一代用于挖掘虚拟数字货币的计算设备而言，挖矿过程就是进行大量重复性的逻辑计算流水线。
此种计算设备设计的核心在于性能功耗比，更高的性能以及更低的功耗表示挖矿的效率更高，同时意味着在相同的电力消耗下能够实现更多的算力。
另外，大量重复性的逻辑计算需要向计算设备提供较大的电流，这将导致除逻辑计算所需的功耗之外，计算设备的额外功耗也较大。因此，需要降低计算设备的工作电流，从而降低其额外功耗。
CN206039425U公开了一种串联供电电路，如图1所示，在供电端VCC与地之间串行连接多个封装单元，每个封装单元中分别包括一组或多组元件，每组元件包括一个相连接的待供电芯片和辅助电源单元，两组相邻元件中的待供电芯片之间分别串行连接一个信号电平转换单元。虽然该串联供电电路可以实现向每一待供电芯片提供低的电源电压，但其针对的是向印刷电路板上不同的封装单元提供串联供电，无法实现向芯片内部不同电压域之间的串联供电。
多电压域(Multi-supply voltage domain)供电技术越来越广泛的应用于片上芯片系统(System-on-chip，SoC)及多处理器计算结构中。在应用了多电压域技术的芯片中，该芯片通常含有多个独立的电压域或电压岛，并且每个电压域下的模块根据其时序的要求工作在恰当的电源电压下。一般来说，对于时序比较关键的模块，它通常工作在高的电源电压下(VDDH)下，以满足芯片对速度性能的要求；而对于非关键的电路模块，它则工作在低的电源电压(VDDL)甚至亚阈值电源电压下，以降低芯片的功耗消耗和能量消耗。
CN206523836U公开了一种芯片内部串联供电系统，如图2所示，串联供电芯片中，每个待供电单元中可以分别包括一个芯片内核(core)，或者，每个待供电单元中可以分别包括多个并行连接的芯片内核。每级电压域的芯片内核，其电路中分别包括P沟道金属氧化物半导体(P-channel Metal Oxide Semiconductor，PMOS)管和N沟道金属氧化物半导体(N-channel metal oxide semiconductor，NMOS)管。每级电压域的芯片内核，其PMOS管的衬底都是和本级电压域的电源电压或工作电压(VDD)相连，而本级电压域的VDD又和上一级电压域的地(VSS)相连，串联供电芯片中，还包括n个用于实现不同电压域之间隔离的深阱，这n个深阱相互独立设置，互不相连，n个待供电单元中的每个待供电单元分别位于一个深阱中，从而实现在同一芯片上不同电压域之间的隔离，有效避免了不同电压域之间形成短路。该芯片内部串联供电系统虽然实现了芯片内部不同电压域之间的串联供电，但是，每一电压域除了电源VDD进行供电之外，还需要额外提供辅助电压源VDD_1、VDD_2等，不仅辅助电压源设计困难，而且也会占用大量的芯片面积，产生较大功耗。
实用新型内容
本实用新型所要解决的技术问题是提供一种基于衬底基准的片内无源电源补偿电路，上述电路不仅减小了功耗，还降低了设计难度，节约芯片面积，降低生产成本。
为了实现上述目的，本实用新型提供了一种片内无源电源补偿电路，包括：
两个或两个以上待供电电压域，所述待供电电压域串联连接在电源和地之间；
两个或两个以上的隔离区域，所述待供电电压域形成在所述隔离区域内，所述隔离区域用于隔离所述待供电电压域；
所述隔离区域串联连接在所述电源和所述地之间；
其中，还包括电源补偿单元，连接在所述待供电电压域和所述隔离区域之间，用于向所述待供电电压域提供电源补偿。
上述的片内无源电源补偿电路，其中，所述电源补偿单元通过工作在饱和状态向所述待供电电压域提供电源补偿。
上述的片内无源电源补偿电路，其中，在每一所述隔离区域两端形成第一电源端和第一地端，所述第一电源端和/或所述第一地端用于向所述电源补偿单元提供参考电压。
上述的片内无源电源补偿电路，其中，在每一所述待供电电压域两端形成第二电源端和第二地端，所述电源补偿单元向所述第二电源端和/或所述第二地端提供电源补偿。
上述的片内无源电源补偿电路，其中，以所述参考电压为基准，当所述第二电源端和/或所述第二地端的电压变化范围超过所述电源补偿单元的阈值时，所述电源补偿单元工作在所述饱和状态。
上述的片内无源电源补偿电路，其中，所述电源补偿单元为开关晶体管。
上述的片内无源电源补偿电路，其中，所述开关晶体管为PMOS开关晶体管和/或NMOS开关晶体管。
上述的片内无源电源补偿电路，其中，所述PMOS开关晶体管和/或所述NMOS开关晶体管为一个或多个。
上述的片内无源电源补偿电路，其中，所述待供电电压域中形成有一个或多个半导体器件，所述第二电源端和/或所述第二地端向所述半导体器件提供衬底偏压。
上述的片内无源电源补偿电路，其中，所述半导体器件包括PMOS晶体管和/或NMOS晶体管，所述第二电源端向所述PMOS晶体管提供衬底偏压，所述第二地端向所述NMOS晶体管提供衬底偏压。
为了实现上述目的，本实用新型还提供一种数据运算单元，其中，所述数据运算单元包括互联连接的控制电路、运算电路、存储电路，以及一个或多个片内无源电源补偿电路，其中，所述片内无源电源补偿电路为上述的任意一种片内无源电源补偿电路。
为了实现上述目的，本实用新型还提供一种芯片，其中，所述芯片包括上述的任意一种数据运算单元。
为了实现上述目的，本实用新型还提供一种用于计算设备中的算力板，其中，所述算力板包括上述的任意一种芯片。
为了实现上述目的，本实用新型还提供一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其中，所述算力板为上述的任意一种所述算力板。
本实用新型的有益功效在于：可以实现在不需要辅助电源的前提下，也可以向待供电电压域提供较为稳定的工作电压。不仅减小了功耗，还降低了设计难度，节约芯片面积，降低生产成本。
以下结合附图和具体实施例对本实用新型进行详细描述，但不作为对本实用新型的限定。
附图说明
图1为现有串联供电电路示意图；
图2为现有芯片内部串联供电系统示意图；
图3为本实用新型不含片内无源电源补偿电路的串联供电电路结构示意图；
图4为本实用新型一实施例的片内无源电源补偿电路示意图；
图5为本实用新型另一实施例的片内无源电源补偿电路示意图；
图6为本实用新型又一实施例的片内无源电源补偿电路示意图；
图7为本实用新型再一实施例的片内无源电源补偿电路示意图；
图8为本实用新型数据运算单元示意图；
图9为本实用新型芯片示意图；
图10为本实用新型算力板示意图；
图11为本实用新型计算设备示意图。
其中，附图标记：
10：串联供电电路
100：片内无源电源补偿电路
101-1、101-2、......101-n：电压域
102-1、102-2、......102-n：深N阱
103-1、103-2、......103-n：P阱
104-1、104-2、......104-n：N阱
105、105’：开关晶体管
106：体电阻
VDD1、VDD2、......VDDn：电压域的电源端
VSS1、VSS2、......VSSn：电压域的地端
VPP1、VPP2、......VPPn：深N阱的电源端
VBB1、VBB2、......VBBn：深N阱的地端
VDD：系统电源 GND：系统地
S：源极端 D：漏极端
G：栅极端 B：衬底端
700-数据运算单元 701-控制电路
702-运算电路 703-存储电路
800：芯片 801：控制单元
900：算力板 1000：计算设备
1001：连接板 1002：控制板
1003：散热器 1004：电源板
具体实施方式
在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。
在通篇说明书及后续的权利要求当中所提及的“包括”和“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“连接”一词在此为包含任何直接及间接的电性连接手段。间接的电性连接手段包括通过其它装置进行连接。
下面结合附图对本实用新型的结构原理和工作原理作具体的描述：
图3是本实用新型不含片内无源电源补偿电路的串联供电电路结构示意图。如图3所示，以芯片衬底为P型衬底为例，串联供电电路10内形成有n个待供电的电压域101-1、101-2......101-n，其中n为大于1的正整数。每一电压域101-1、101-2......101-n分别通过一个对应的深N阱102-1、102-2......102-n实现不同电压域之间的隔离，以避免不同电压域之间的短路。深N阱102-1、102-2......102-n内分别形成有一定数量的P阱103-1、103-2......103-n以及N阱104-1、104-2......104-n。
每一电压域101-1、101-2......101-n中都形成有PMOS晶体管和/或NMOS晶体管，如有必要，还可以形成电阻、电容等其他类型的器件。其中，PMOS晶体管在N阱104-1、104-2......104-n内形成，NMOS晶体管在P阱103-1、103-2......103-n内形成。PMOS晶体管及NMOS晶体管用于实现芯片的各种功能。
各待供电的电压域101-1、101-2......101-n依次串联连接在系统电源VDD以及系统地GND之间。电压域101-1的电源端VDD1连接系统电源VDD，电压域101-1的地端VSS1连接至下一级电压域101-2的电源端VDD2，电压域101-2的地端VSS2连接至下一级电压域101-3的电源端VDD3，依次向下一级串联，电压域101-n的地端VSSn连接至系统地GND。由此形成了串联供电的n个电压域。
PMOS晶体管或NMOS晶体管具有S/D/G/B四个端口，分别称为源极端、漏极端、栅极端以及衬底端。通常情况下，各电压域101-1、101-2......101-n内的PMOS晶体管的衬底端与源极端一起连接至该电压域的电源端VDD1、VDD2......VDDn，NMOS晶体管的衬底端与源极端一起连接至该电压域的地端VSS1、VSS2......VSSn。当栅极端与衬底端之间的电压超过阈值电压时，会在衬底内形成源极端到漏极端的导电通道，使得载流子可以在源极端和漏极端之间的衬底内流动，形成电流。
当串联供电的n个电压域正常工作时，每一电压域的电源端VDD1、VDD2......VDDn以及地端VSS1、VSS2......VSSn的电位基本上保持稳定状态。当串联供电的n个电压域中的其中一个电压域101-m(1≤m≤n)发生大电流的情况下，由于电压域101-m自身电阻的原因，电压域101-m的两端形成较大的电压差，会导致其他未产生大电流的电压域两端的电压受到影响从而产生电源电压的漂移，随着电流的变化不断产生漂移，漂移与电流大小成正相关关系，从而可能造成芯片的功能失效。
为了避免上述情况的发生，一般都会采用增加辅助电源的方式进行改进，即在每一电压域上增加一个辅助电源向该电压域进行供电。本实用新型提供一种基于衬底基准的片内无源电源补偿电路，可以在不增加辅助电源的情况下减小电压域两端的电压漂移。
实施例一
图4为本实用新型一实施例的片内无源电源补偿电路示意图。如图4所示，以芯片衬底为P型衬底为例，本实用新型片内无源电源补偿电路100内形成有n个待供电的电压域101-1、101-2......101-n，其中n为大于1的正整数。每一电压域101-1、101-2......101-n分别通过一个对应的深N阱102-1、102-2......102-n实现不同电压域之间的隔离，以避免不同电压域之间的短路。深N阱102-1、102-2......102-n内分别形成有一定数量的P阱103-1、103-2......103-n以及N阱104-1、104-2......104-n。
每一电压域101-1、101-2......101-n中都形成有PMOS晶体管和/或NMOS晶体管，如有必要，还可以形成电阻、电容等其他类型的器件。其中，PMOS晶体管形成在N阱104-1、104-2......104-n内，NMOS晶体管形成在P阱103-1、103-2......103-n内。PMOS晶体管及NMOS晶体管用于实现芯片的各种功能。
各待供电的电压域101-1、101-2......101-n依次串联连接在系统电源VDD以及系统地GND之间。电压域101-1的电源端VDD1连接系统电源VDD，电压域101-1的地端VSS1连接至下一级电压域101-2的电源端VDD2，电压域101-2的地端VSS2连接至下一级电压域101-3的电源端VDD3，依次向下一级串联，电压域101-n的地端VSSn连接至系统地GND。由此形成了串联供电的n个电压域，每个电压域101-1、101-2......101-n的电源端分别为VDD1、VDD2......VDDn，地端分别为VSS1、VSS2......VSSn。
深N阱102-1、102-2......102-n用于实现不同电压域之间的隔离。除了形成上述的串联供电通路之外，本实用新型还利用P阱和/或N阱的体电阻106对系统电源VDD进行分压，在深N阱102-1、102-2......102-n的两端产生分压。其中，深N阱102-1的电源端VPP1连接至系统电源VDD，深N阱102-1的地端VBB1连接至下一级深N阱102-2的电源端VPP2，深N阱102-2的地端VBB2连接至下一级深N阱102-3的电源端VPP3，依次向下一级串联；深N阱102-n的地端VBBn连接至系统地GND。在系统电源VDD和地GND之间形成依次串联连接且两端电位相对稳定的深N阱，深N阱102-1、102-2......102-n的电源端分别为VPP1、VPP2......VPPn，地端分别为VBB1、VBB2......VBBn。
理想情况下，电压域101-1、101-2......101-n的电源端VDD1、VDD2......VDDn的电压分别与深N阱102-1、102-2......102-n的电源端VPP1、VPP2......VPPn的电压相同，电压域101-1、101-2......101-n的地端VSS1、VSS2......VSSn的电压分别与深N阱102-1、102-2......102-n的地端VBB1、VBB2......VBBn的电压相同。
在本实施例中，各电压域101-1、101-2......101-n内的PMOS晶体管的源极端连接至该电压域的电源端VDD1、VDD2......VDDn，PMOS晶体管的衬底端连接至深N阱102-1、102-2......102-n的电源端VPP1、VPP2......VPPn；各电压域101-1、101-2......101-n内的NMOS晶体管的源极端连接至该电压域的地端VSS1、VSS2......VSSn，NMOS晶体管的衬底端连接至深N阱102-1、102-2......102-n的地端VBB1、VBB2......VBBn。
另外，本实用新型的片内无源电源补偿电路还包括开关晶体管105，开关晶体管105为NMOS晶体管，形成在电压域101-2、101-3......101-(n-1)中。以电压域101-2为例，电压域101-2中的开关晶体管105的漏极端D连接至上一级电压域101-1的电源端VDD1，开关晶体管105的源极端S连接至本级电压域101-2的电源端VDD2，开关晶体管105的栅极端G连接至本级深N阱102-2的电源端VPP2，开关晶体管105的衬底端B连接至本级深N阱102-2的地端VBB2。
开关晶体管105的栅极端G以及衬底端B分别连接至VPP2、VBB2，由于栅电容以及衬底体电容的影响，在栅和衬底之间不会流过电流，从而VPP2的电位保持稳定。在理想情况下，开关晶体管105栅极端G的电压VPP2大于衬底端B的电压VBB2，进而在衬底中形成了导电沟道。但是，由于开关晶体管漏极端D的电压VDD1大于栅极端G的电压VPP2，栅极端G的电压VPP2与源极端S的电压VDD2相同，即Vd＞Vg＝Vs，也就是Vgs＝0，形成在衬底中的导电沟道夹断，在源极端S和漏极端D之间没有电流流过。
当本级电压域的电源VDD2供电不足时，VDD2的电压下降，即开关晶体管105源极端S的电压下降，由于栅极端G的电压VPP2保持不变，则会形成Vgs＞0的状态。由于Vds＞Vgs，当Vgs＝Vth时，开关晶体管105开启并工作在饱和区，此时，开关晶体管105源极端S和漏极端D之间的电流为：IDS＝[K*(W/L)*(Vgs-Vth)2]/2。此时，漏极端D的VDD1给予源极端S的VDD2以充分的电荷补充，VDD2的电位将被箝位在(VPP2-Vth)，并不会进一步降低。
基于同样的道理，当开关晶体管105的漏极端D接上一级电压域的地端VSS1，源极端S接本级电压域的地端VSS2时，就可以将本级电压域VSS2的电位箝位在(VSS2-Vth)范围内。
实施例二
图5为本实用新型另一实施例的片内无源电源补偿电路示意图。如图5所示，本实施例与实施例一的区别在于开关晶体管105’的类型及连接方式不同。
在本实施例中，片内无源电源补偿电路100同样包括开关晶体管105’，开关晶体管105’为PMOS晶体管，形成在电压域101-2、101-3……101-(n-1)中。以电压域101-2为例，电压域101-2中的开关晶体管105’的漏极端D连接至下一级电压域101-3的地端VSS3，开关晶体管105’的源极端S连接至本级电压域101-2的地端VSS2，开关晶体管105’的栅极端G连接至本级深N阱102-2的地端VBB2，开关晶体管105’的衬底端B连接至本级深N阱102-2的电源端VPP2。
开关晶体管105’的栅极端G以及衬底端B分别连接至VBB2、VPP2，由于栅电容以及衬底体电容的影响，在栅和衬底之间不会流过电流，从而VBB2、VPP2的电位保持稳定。在理想情况下，开关晶体管105’栅极端G的电压VBB2小于衬底端B的电压VPP2，进而在衬底中形成了导电沟道。但是，由于开关晶体管105’漏极端D的电压VSS3低于栅极端G的电压VBB2，栅极端G的电压VBB2与源极端S的电压VSS2相同，即Vd＞Vg＝Vs，也就是Vgs＝0，形成在衬底中的导电沟道夹断，在源极端S和漏极端D之间没有电流流过。
当本级电压域的VSS2形成过电流时，VSS2的电位上升，即开关晶体管105’源极端S的电压升高，由于栅极端G的电压VBB2保持不变，则会形成Vgs＜0的状态。开关晶体管105’的阈值电压为Vth，由于Vds＞Vgs，当Vgs＝Vth时，开关晶体管105’开启并工作在饱和区，此时，开关晶体管105’源极端S和漏极端D之间的电流为：IDS＝[K*(W/L)*(Vgs-Vth)2]/2。此时，漏极端D的VSS3给予源极端S的VSS2以充分的电荷泄放，VSS2的电位将被箝位在(VSS2+Vth)范围内，并不会进一步升高。
基于同样的道理，当开关晶体管105’的漏极端D接下一级电压域的电源端VDD3，源极端S接本级电压域的电源端VDD2时，就可以将本级电压域电源端VDD2的电位箝位在(VDD2+Vth)范围内。
实施例三
实施例一以及实施例二仅仅示出了同一电压域中形成的开关晶体管为一种类型，或者为PMOS晶体管，或者为NMOS晶体管的情形，在不同的情况下，每一电压域中还可以同时形成PMOS晶体管以及NMOS晶体管作为开关晶体管。
图6为本实用新型又一实施例的片内无源电源补偿电路示意图。如图6所示，以片内无源电源补偿电路100的第m级电压域101-m为例，在电压域101-m中形成了开关晶体管105以及开关晶体管105’。其中，开关晶体管105为NMOS晶体管，其连接方式与实施例一中开关晶体管105的连接方式相同；开关晶体管105’为PMOS晶体管，其连接方式与实施例二中开关晶体管105’的连接方式相同。
实施例四
实施例三示出了在同一电压域中同时形成一个PMOS晶体管以及一个NMOS晶体管作为开关晶体管的情形。如果仅设置一组开关晶体管105、105’时，当其临近的电路发生较大的电流变化时，其可以迅速进行补偿。但距离较远位置处的电路发生大电流变化时，其不能及时进行补偿，有可能发生整个电压域的电源电压随着工作电流产生变化，进而导致整个电压域的电路不能正常工作。在实际设计以及生产中，可以将开关晶体管的数量设置为多个。
图7为本实用新型再一实施例的片内无源电源补偿电路示意图。如图7所示，片内无源电源补偿电路100的每一级电压域101中均形成了多个开关晶体管105、105’。
每一级电压域101中除了形成必要器件的区域外，还具有一定的空余区域。为了快速对临近电路提供电源补偿并提高电源补偿能力，可以在电压域101中的空余区域尽可能多的形成开关晶体管105、105’，具体数量可以根据电压域101中空余区域的大小决定。其中，形成的多个开关晶体管105、105’既可以均匀排布，也可以非均匀排布。
本实用新型还提供一种数据运算单元，图8为本实用新型数据运算单元示意图。如图8所示，数据运算单元700包括互联连接的控制电路701、运算电路702、存储电路703，以及一个或多个片内无源电源补偿电路100。
本实用新型还提供一种芯片，图9为本实用新型芯片示意图。如图9所示，芯片800包括一个或多个数据运算单元700。
本实用新型还提供一种算力板，图10为本实用新型算力板示意图。如图10所示，每一个算力板900上包括一个或多个芯片800，对矿池下发的工作数据进行哈希运算。
本实用新型还提供一种计算设备，所述计算设备优选用于挖掘虚拟数字货币的运算，当然所述计算设备也可以用于其他任何海量运算。图11为本实用新型计算设备示意图。如图11所示，每一个计算设备1000包括连接板1001、控制板1002、散热器1003、电源板1004，以及一个或多个算力板900。控制板1002通过连接板1001与算力板900连接，散热器1003设置在算力板900的周围。电源板1004用于向所述连接板1001、控制板1002、散热器1003以及算力板900提供电源。
需要说明的是，在本实用新型的描述中，术语“横向”、“纵向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，并不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。
尽管本实用新型的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中所列运用，它完全可以被适用于各种适合本实用新型的领域，对于熟悉本领域的人员而言，可容易地实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本实用新型并不限于特定的细节和这里示出与描述的图例。
换言之，本实用新型还可有其它多种实施例，在不背离本实用新型精神及其实质的情况下，熟悉本领域的技术人员当可根据本实用新型作出各种相应的改变和变形，但这些相应的改变和变形都应属于本实用新型所附的权利要求的保护范围。
Claims (14)
1.一种片内无源电源补偿电路，其特征在于，包括：
两个或两个以上待供电电压域，所述待供电电压域串联连接在电源和地之间；
两个或两个以上的隔离区域，所述待供电电压域形成在所述隔离区域内，所述隔离区域用于隔离所述待供电电压域；
所述隔离区域串联连接在所述电源和所述地之间；
其中，还包括电源补偿单元，连接在所述待供电电压域和所述隔离区域之间，用于向所述待供电电压域提供电源补偿。
2.如权利要求1所述的片内无源电源补偿电路，其特征在于：所述电源补偿单元通过工作在饱和状态向所述待供电电压域提供电源补偿。
3.如权利要求2所述的片内无源电源补偿电路，其特征在于：在每一所述隔离区域两端形成第一电源端和第一地端，所述第一电源端和/或所述第一地端用于向所述电源补偿单元提供参考电压。
4.如权利要求3所述的片内无源电源补偿电路，其特征在于：在每一所述待供电电压域两端形成第二电源端和第二地端，所述电源补偿单元向所述第二电源端和/或所述第二地端提供电源补偿。
5.如权利要求4所述的片内无源电源补偿电路，其特征在于：以所述参考电压为基准，当所述第二电源端和/或所述第二地端的电压变化范围超过所述电源补偿单元的阈值时，所述电源补偿单元工作在所述饱和状态。
6.如权利要求5所述的片内无源电源补偿电路，其特征在于：所述电源补偿单元为开关晶体管。
7.如权利要求6所述的片内无源电源补偿电路，其特征在于：所述开关晶体管为PMOS开关晶体管和/或NMOS开关晶体管。
8.如权利要求7所述的片内无源电源补偿电路，其特征在于：所述PMOS开关晶体管和/或所述NMOS开关晶体管为一个或多个。
9.如权利要求8所述的片内无源电源补偿电路，其特征在于：所述待供电电压域中形成有一个或多个半导体器件，所述第一电源端和/或所述第一地端向所述半导体器件提供衬底偏压。
10.如权利要求9所述的片内无源电源补偿电路，其特征在于：所述半导体器件包括PMOS晶体管和/或NMOS晶体管，所述第一电源端向所述PMOS晶体管提供衬底偏压，所述第一地端向所述NMOS晶体管提供衬底偏压。
11.一种数据运算单元，包括互联连接的控制电路、运算电路、存储电路，以及一个或多个片内无源电源补偿电路，其特征在于：所述片内无源电源补偿电路为权利要求1-10中任意一种所述的片内无源电源补偿电路。
12.一种芯片，其特征在于，包括至少一个权利要求11中所述的任意一种数据运算单元。
13.一种用于计算设备中的算力板，其特征在于，包括多个权利要求12中所述的任意一种所述芯片。
14.一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其中，所述算力板为权利要求13所述的任意一种所述算力板。
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