CN208655573U - 碳化硅器件 - Google Patents

Abstract

本实用新型提供了碳化硅器件。示例性器件包括：n型衬底；设置在衬底上的n型第一外延层；设置在第一外延层上的n型第二外延层；设置在第二外延层内并且从第二外延层表面朝向衬底方向延伸的p型体区；p型接触区，接触区设置在体区内并且从体区表面朝向衬底方向延伸；p型汇区，汇区掩埋在第二外延层内，汇区和接触区的掺杂浓度均高于体区的掺杂浓度，汇区与接触区不相连，汇区设置在体区内或者与体区的边缘交叠；n型源区，源区设置在体区内并且从体区表面朝向衬底方向延伸，在体区内，接触区接触并且夹置在两个相邻的源区之间。根据本实用新型的器件制作工艺简单，实现了沟道自对准、减少了器件的单元间距，提升了碳化硅器件的性能和应用。

Description

碳化硅器件

技术领域

本实用新型涉及半导体领域，并且特别地涉及碳化硅器件。

背景技术

碳化硅(SiC)是一种宽带半导体材料，禁带宽带在2.35eV与3.28eV之间。SiC基半导体在热、化学以及机械性能方面都表现稳定，适用于需要高功率、高速、高温的应用。

现有方法制造碳化硅器件、例如碳化硅金属氧化物半导体场效应晶体管(MOSFET)时，通常先用一掩模板通过离子注入形成p型体区，之后再通过第二掩模板形成p⁺汇区(sinker region),再通过第三掩模板形成n⁺源区。现有方法工艺复杂，需要用到多次掩模，并且对每次掩模的参数都要精确设计，因此最终器件的性能很容易受到设计本身以及实际制造过程中工艺参数漂移的负面影响。而且，由于不能实现精确对准，栅区两边的沟道不对称往往会导致MOSFET电流的不平衡，从而严重影响器件的性能。而且，目前一般碳化硅金属氧化物半导体场效应晶体管(MOSFET)的单元间距在7微米(um)与12um之间，因为以上的原因，碳化硅器件的性能指标很难通过缩小单元间距来提高。

实用新型内容

针对现有技术的一个或多个上述缺点，本实用新型提供了碳化硅器件。

根据本实用新型的一方面，提供了一种碳化硅器件。该碳化硅器件包括：n型碳化硅衬底；设置在碳化硅衬底上的导电类型为n型的碳化硅第一外延层；设置在碳化硅第一外延层上的导电类型为n型的碳化硅第二外延层；设置在碳化硅第二外延层内并且从碳化硅第二外延层表面朝向碳化硅衬底方向延伸的导电类型为p型的体区；设置在体区内并且从体区表面朝向碳化硅衬底方向延伸的导电类型为p型的接触区；导电类型为p型的汇区，汇区和接触区的掺杂浓度均高于体区的掺杂浓度,汇区与接触区不相连，汇区设置在体区内或者与体区的边缘交叠；导电类型为n型的源区，源区设置在体区内并且从体区表面朝向碳化硅衬底方向延伸，在体区内，接触区接触并且夹置在两个相邻的源区之间。

可选地，体区的结深为0.9um至1.5um范围，接触区的结深为0.2um至0.5um范围，汇区沿着朝向碳化硅衬底方向的范围为1um至1.6um。

可选地，体区的结深为0.9um至1.5um范围，接触区的结深为0.4um至0.6um范围，汇区沿着朝向碳化硅衬底方向的范围为0.8um至1.4um。

可选地，相邻碳化硅器件的单元间距在5um与7um之间。

可选地，体区的横向宽度为4.3um至4.9um范围，，在第二外延层内的相邻体区之间沿横向的距离为1.1um至1.7um范围。

可选地，汇区的横向宽度和源区的横向宽度均为1.3um至1.5um范围，在体区中的两个相邻汇区沿横向的距离和体区中的两个相邻源区沿横向的距离均为0.9um至1.1um范围。

进一步地，碳化硅器件还包括设置在第二外延层表面上的栅氧化层和设置在栅氧化层上的掺杂多晶硅层，掺杂多晶硅层的横向宽度为2.9um至3.5um范围，两个相邻掺杂多晶硅层之间的横向距离为2.5um至3.1um范围。

可选地，源区的掺杂浓度在2E19cm^-3至1E20cm^-3范围。

可选地，碳化硅第一外延层的厚度为0.5um，掺杂浓度为1E18cm^-3至2E18cm^-3范围。

可选地，第二外延层的厚度在5um至30um范围，掺杂浓度在1E15cm^-3至2E16cm^-3范围。

根据本实用新型的实施例的碳化硅器件工艺步骤简单、实现了自对准、提高了碳化硅器件的性能和应用。根据本发明的实施例，接触区与汇区的结深、相对位置等可以十分灵活地调整。另外，根据本实用新型的实施例，实现了沟道区的自对准，从而避免了栅非对准而引起的器件电流不对称等性能缺陷，允许更小的单元间距，由此改进了碳化硅器件的性能。根据本实用新型实施例的碳化硅器件还提高了器件的开关速度，适用于高速应用。

本实用新型的更多实施例以及有益技术效果将在下文详述。

附图说明

以下将以示例的方式，参照附图，对本实用新型的实施例进行描述：

图1示出根据本实用新型的一些实施例的碳化硅器件的截面图；

图2A示出根据本实用新型的一些实施例的形成体区的方法；

图2B示出根据本实用新型的一些实施例的通过5次链式离子注入形成的体区的掺杂轮廓；

图3示出根据本实用新型的一些实施例的形成第二硬模的方法；

图4示出根据本实用新型的一些实施例的对第二硬模进行图案化的方法；

图5A示出根据本实用新型的一些实施例的形成接触区和汇区的方法；

图5B示出根据本实用新型的一些实施例的接触区、体区、以及第二外延层的掺杂轮廓；

图5C示出根据本实用新型的一些实施例的体区、汇区、以及第二外延层的掺杂轮廓；

图6A示出根据本实用新型的另一些实施例的形成接触区和汇区的方法；

图6B示出根据本实用新型的另一些实施例的接触区、体区、以及第二外延层的掺杂轮廓；

图6C示出根据本实用新型的另一些实施例的体区、汇区、以及第二外延层的掺杂轮廓；

图7示出根据本实用新型的一些实施例的形成源区的方法；

图8示出根据本实用新型的一些实施例的形成栅区的方法；

图9示出根据本实用新型的一些实施例的形成层间介质的方法；

图10示出根据本实用新型的一些实施例的形成金属接触的方法；

图11示出根据本实用新型的一些实施例的形成顶金属层和背金属层的方法。

具体实施方式

以下将参考附图更加全面地描述本实用新型的多个实施例。本领域技术人员将理解的是，在此将参考作为本实用新型的理想化实施例的示范性图示的多个截面图以及其他示意图描述本实用新型的实施例。由此，例如，可以预期由制造技术和/或容差导致的图示形状的变化。由此，本实用新型的实施例不应解释为局限于在此示出的区域的特定形状，而是包括了例如由制造产生的形状偏差。例如，示出为矩形的注入区在其边缘处通常具有略圆的或弯曲的特征和/或注入浓度梯度，而不是从注入到非注入区的二元变化。相似地，通过注入形成的掩埋区可能导致在掩埋区和通过其发生注入的表面之间的区域中的一些注入。由此，在图中示出的区域实际上是示意性的，且其形状不意在表示器件的区域的精确形状，且不意在限制本实用新型的范围。对于各种层和区，参考特定极性导电类型描述本实用新型的实施例。然而，如本领域技术人员所理解的，可将层和区的极性反转以提供相反极性的器件。

图1示出根据本实用新型的一些实施例的碳化硅器件的截面图。仅出于例示的目的，在本特定实施例中，碳化硅器件为MOSFET。本领域技术人员应理解的是，本实用新型构思可适用于其他类型的碳化硅器件中。本领域技术人员还应理解的是，在实际制造中，所生产的芯片上可包括多个碳化硅MOSFET，它们典型地以单位单元重复。图1仅例示三个碳化硅MOSFET单元的一些核心要素。

图1所示的碳化硅器件包括第一导电类型的碳化硅衬底100，例如导电类型为n型(也简单地称之为“n型”)的4-H碳化硅衬底。在衬底100的第一面上提供第一导电类型的碳化硅第一外延层101，例如n型薄缓冲外延层。在第一外延层101上形成第一导电类型的碳化硅第二外延层110，例如n型顶外延层。衬底100、第一外延层101、以及第二外延层110的掺杂浓度依次降低。

如图1所示，第二外延层110包括第二导电类型的体区111，例如导电类型为p型(也简单地称之为“p型”)的体区。体区111从第二外延层110的表面朝向衬底100方向延伸。体区111可作为阱区。

如图1所示，碳化硅器件还包括第二导电类型的接触区(contact region)112和汇区(sinker region)113。如下文将详述的那样，根据本实用新型实施例的接触区112和汇区113可利用同一掩模通过离子注入同时形成。在本特定实施例中，接触区112和汇区113的导电类型均为p型，且掺杂浓度均高于体区111的掺杂浓度。接触区112设置在体区111内，从体区111的表面朝向衬底100方向延伸。汇区113掩埋在第二外延层110内并且与体区111的边缘交叠，并且汇区113与接触区112不相连。此处所述的“边缘”指的是体区111的结深处，即体区111与第二外延层110形成pn结的位置。在另一些实施例中，汇区113掩埋或设置在体区111内，并且与体区111的边缘不相交叠，而是与接触区112相连。作为许多优点中的一个，汇区113可降低碳化硅器件的体电阻，提高诸如开关速度之类的器件性能，因此有利于高速器件应用。

如图1所示，碳化硅器件还包括第一导电类型的源区114，例如n型源区。源区114设置在体区111内并且从体区111的表面向下延伸。在同一体区111内，接触区112接触并且夹置在两个相邻源区114之间。

如图1所示的碳化硅器件还包括栅氧化层120、掺杂多晶硅层121、以及层间介质122。栅氧化层120覆盖第二外延层110的表面，掺杂多晶硅层121设置在栅氧化层120上，并且被图案化以便与栅氧化层120形成碳化硅器件的栅。层间介质122覆盖掺杂多晶硅层121并且与栅氧化层120接触，用于将碳化硅器件的栅与源区金属隔离。此外，硅化物金属层125、势垒金属层130和顶金属层131形成源接触。背金属层140设置在衬底100的第二面上形成漏接触。

图1例示了三个碳化硅MOSFET器件。根据本发明一些实施例的相邻器件间距可以在5um至7um范围。体区111的横向宽度为4.3um至4.9um范围。在第二外延层110内的相邻体区111之间沿横向的距离为1.1um至1.7um范围。汇区113和源区114的横向宽度均为1.3um至1.5um范围。在体区111中的两个相邻汇区113沿横向的距离为0.9um至1.1um范围。在体区111中的两个相邻源区114沿横向的距离为0.9um至1.1um范围。掺杂多晶硅层121的横向宽度为2.9um至3.5um范围。两个相邻掺杂多晶硅层121之间的横向距离为2.5um至3.1um范围。

在本特定实施例中，相邻器件间距为6um。体区111的横向宽度为4.6um。在第二外延层110内的相邻体区111之间沿横向的距离为1.4um。汇区113和源区114的横向宽度均为1.4um。在体区111中的两个相邻汇区113沿横向的距离为1.0um。在体区111中的两个相邻源区114沿横向的距离为1.0um。掺杂多晶硅层121的横向宽度为3.2um。两个相邻掺杂多晶硅层121之间的横向距离为2.8um。此处所述的“横向”指的是这样的方向：与图1纸面平行，且与从第二外延层110朝向衬底100的方向相垂直。

以下结合图2A-11描述根据本实用新型的一些实施例的制造碳化硅器件的方法。如图2A所示，提供衬底100。在本特定实施例中，衬底100为n型4-H碳化硅衬底，厚度约为350微米(um),电阻率为0.02Ω·cm至0.03Ω·cm范围。在衬底100上沉积n型的碳化硅第一外延层101作为缓冲外延层。第一外延层101的厚度约为0.5um，掺杂浓度为1E18cm^-3(即，1×10¹⁸cm^-3)至2E18cm^-3范围。在第一外延层101上沉积n型的碳化硅第二外延层110作为顶外延层。第二外延层110厚度在5um至30um范围，掺杂浓度在1E15cm^-3至2E16cm^-3范围。这些厚度和掺杂浓度数值仅为示例性的，第一外延层101和第二外延层110的厚度和掺杂浓度可根据碳化硅器件的额定电压需求而进行相应调整。

在第二外延层层110上提供第一硬模。第一硬模可由适当的氧化物形成，例如硅烷(SiH₄)基氧化物或原硅酸四乙酯(TEOS)基氧化物。作为第一硬模的氧化物可通过适当工艺形成，适当的工艺包括但不限于低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)等。在本特定实施例中，通过沉积等离子体增强原硅酸四乙酯(PETEOS)作为第一氧化物层，形成第一硬模。PETEOS层的厚度在3um至6um范围。

如图2A所示，对第一硬模进行图案化以形成图案化的第一硬模150。在本特定实施例中，对作为第一硬模的PETEOS层进行光刻和干法蚀刻，从而暴露出与体区111相对应的第二外延层110的表面作为离子注入(即，第一离子注入)的窗口。由此，以图案化的第一硬模150作为掩模形成导电类型与第二外延层110相反的体区111。这例如可通过在400℃至600℃范围的温度下，进行铝的离子注入450来实现。形成的体区111的结深在大约0.9um至1.5um范围。

在一些实施例中，铝的离子注入450包括了一系列注入步骤，例如3至6次离子注入，每次离子注入的能量可以不同，例如可在50keV至950keV范围，离子注入的剂量可在1E12cm^-2至1E13cm^-2范围。通过这样链式的多次离子注入，可得到期望的掺杂轮廓或分布。

图2B例示通过链式离子注入形成的体区111的掺杂浓度轮廓或分布。如图2B所示，铝的链式离子注入包括了5次离子注入，每次所形成的掺杂浓度轮廓分别是111A、111B、111C、111D、以及111E。其中111E对应离子注入能量最大、因而注入深度最深的一次离子注入。该次注入的掺杂剂与导电类型相反的第二外延层110形成pn结，也即对应于体区111的结深。体区111内最终的掺杂浓度轮廓是这5次离子注入所分别得到的掺杂浓度轮廓的叠加。根据参数的不同，沿着朝向第二外延层110的方向，随着位置的变化，掺杂浓度轮廓可以是线性的，也可以是非线性的。在一些实施例中，为了得到逆序(retrograde)的浓度分布，注入深度最浅的离子注入所用的注入剂量最低，注入深度最深的离子注入所用的注入剂量最高。

如图3所示，提供第二硬模151。第二硬模151覆盖图案化的第一硬模150以及体区111的表面。第二硬模151可以是共形介质膜(conformal dielectric film)，以使得第二硬模151在各处(例如如图3所示在图案化的第一硬模150的侧壁和边角处)均保持大致相同的厚度。共形介质膜可以是氧化物膜或氧化物层。例如，共形介质膜可以包括SiH₄基氧化物或TEOS基氧化物。共形介质膜可以通过适当的工艺形成，适当的工艺包括但不限于LPCVD、PECVD、HDPCVD等。在本特定实施例中，通过LPCVD工艺沉积氧化物作为第二氧化物层，形成第二硬模151。所沉积的第二氧化物层的厚度在0.6um至1.2um范围。第二氧化物层保持共形以使得第二氧化物层在如图3所示的图案化的第一硬模150的侧壁和边角处均保持大致相同的厚度。第二氧化物层例如可包括诸如PETEOS之类的TEOS基氧化物、SiH4基氧化物等。

图4例示对第二硬模151进行图案化以形成图案化的第二硬模151A。图案化的第二硬模151A包括不与图案化的第一硬模150接触的部分152和与图案化的第一硬模150的侧壁接触的部分153。

可通过适当的工艺对第二硬模151进行图案化。在本特定实施例中，在第二硬模151上提供一层光致抗蚀剂。通过光刻工艺使得只留下部分光致抗蚀剂160，该部分光致抗蚀剂160与之后要形成接触区112的部分相对应。然后对未被光致抗蚀剂160覆盖的第二硬模进行蚀刻(例如，反应离子蚀刻)，暴露出窗口155。在此过程中，能够通过反应离子蚀刻的工艺配方(recipe)来调整化学蚀刻与离子轰击的比例，从而在移除与窗口155对应的第二氧化物层时，能调整侧壁第二硬模的部分153的厚度。调整侧壁第二硬模的部分153的厚度可调整碳化硅器件的沟道长度。

如图5A所示，利用图案化的第一掩模150和图案化的第二硬模151A作为掩模形成接触区112和汇区113。在本特定实施例中，利用的铝的离子注入460(即，第二离子注入)同时形成接触区112和汇区113。第二掩模的部分152沿着朝向衬底100方向的厚度(或称之为高度)在0.9um至1.2um范围。铝的离子注入能量在700eV至1000eV范围，离子注入剂量在1E14cm^-2至8E14cm^-2范围。铝的离子注入参数设计成使得铝离子能穿透部分152，在体区111的表面形成接触区112。同时，透过窗口155，铝的离子注入形成汇区113。即，一道离子注入工艺可同时形成接触区112和汇区113。同时，图案化的第一掩模150和第二掩模的部分153阻止铝的离子注入到第二外延层110中。

通过调整铝的离子注入能量和第二硬模的部分152的厚度中的一者或两者，能调整接触区112和汇区113的轮廓，例如结深以及接触区112与汇区113的相对位置，例如距离。如图5A所示，接触区112在体区111的上表面附近，而汇区113在体区111的下表面附近。接触区112与汇区113不相连。

在一些实施例中，p⁺接触区112、p型体区111、以及n^-第一外延层110的掺杂轮廓如图5B所示。p型体区111、p⁺汇区113、以及n^-第一外延层110的掺杂轮廓如图5C所示。

在一些实施例中，接触区112的结深为0.2um至0.5um，汇区113沿着朝向衬底100方向的范围为1um至1.6um。

在实际的器件制造中，由于在离子注入过程中的散射等效应，在平行于衬底100的方向，汇区113的宽度会稍微大于窗口155的横向宽度。这也落入本实用新型的实施例范围。

图6A示出形成接触区112和汇区113的又一实施例。在该特定实施例中，铝的离子注入能量在400eV至600eV范围，离子注入剂量在1E14cm^-2至8E14cm^-2范围。第二掩模的部分152沿着朝向衬底100方向的厚度在0.6um至0.9um范围。铝的离子注入参数设计成使得铝离子能穿透部分152，在体区111的表面形成接触区112。同时，透过窗口155，铝的离子注入形成汇区113。与图5A所示不同，图6A所示的接触区112与汇区113直接相连。

在一些实施例中，p⁺接触区112、p型体区111、以及n^-第二外延层110的掺杂轮廓如图6B所示，p型体区111、p⁺汇区113、以及n^-第二外延层110的掺杂轮廓如图6C所示。

在一些实施例中，接触区112的结深为0.4um至0.6um，汇区113沿着朝向衬底100方向的范围为0.8um至1.4um。

图7例示根据本实用新型的实施例形成源区的步骤。如图7所示，利用图案化的第一掩模150和图案化的第二掩模151A作为掩模，进行离子注入，例如氮的离子注入，以形成第一导电类型的源区114，例如n⁺源区。在本特定实施例中，源区114从体区111的表面朝向衬底100方向延伸，并且掺杂浓度在2E19cm^-3至1E20cm^-3范围。由于源区114和体区111之间的横向距离取决于第二硬模的部分153的厚度，因此根据本实用新型实施例的方法能实现沟道自对准，从而能避免器件制造过程中栅的非对准(misalignment)，由此极大地提高了器件的性能，例如电流对称性。

此外，根据本实用新型的实施例，只需用两个硬模作为掩模，就可形成体区、接触区、汇区、以及源区。并且可以通过调整硬模的厚度、离子注入的能量等参数，来调整接触区和汇区参数，例如结深和相对位置等，工艺十分简单和灵活。同时，也减少了实际制造过程中工艺参数漂移引起的器件性能降低。

参见图8，以示例的方式，通过湿氧化清洁(wet oxide clean)处理去除图案化的第一硬模150和图案化的第二硬模151A。在第二外延层110上生长氧化层120。这可通过一步或多步热氧化或沉积来实现。在一实施例中，通过热氧化生成20nm至80nm厚度范围的氧化层120，继而利用一氧化二氮(N₂O)或一氧化氮(NO)后氧化退火以钝化或消除碳化硅与氧化物界面之间的缺陷。

以示例的方式，通过化学气相沉积在氧化层120上沉积原位掺杂的多晶硅层。多晶硅层的厚度在300nm至700nm范围。通过光刻和反应离子刻蚀工艺对多晶硅层进行图案化，图案化的多晶硅层121界定了碳化硅器件的栅区。

参见图9，以示例的方式，通过沉积PETEOS形成厚度范围在1.2um至2.0um的层间介质122。层间介质122覆盖图案化的多晶硅层121和氧化层120的暴露部分。对层间介质122进行致密化处理，例如致密化处理可以是在温度范围为800℃至900℃的热退化处理。然后，在层间介质122上提供光致抗蚀剂层170。通过光刻工艺处理光致抗蚀剂层170形成窗口172。

如图10所示，用反应离子蚀刻去除通过窗口172暴露的层间介质122和氧化层120。然后通过窗口172沉积接触金属，例如将钛或镍沉积在第二外延层110的表面并且与接触区112接触。在一实施例中，通过溅射工艺沉积厚度为50nm至300nm范围的镍作为接触金属。随之在500℃至900℃范围的温度下对接触金属进行快速热退火以形成硅化镍(Nicklesilicide)金属层125。未形成硅化镍的镍通过化学蚀刻而去除。

参照图11，在如图10所示的表面沉积钛/氮化钛(Ti/TiN)作为势垒金属层130。然后在其上形成厚度为2um至5um范围的铝作为顶金属层131。在衬底100的与顶金属层131相对的一面形成背金属层140。背金属层140可作为漏的金属引出部。

图8-11以特定实施方式描述相应的步骤。本领域技术人员会理解的是，这些特定实施方式仅是例示性的，而非出于限定本实用新型的目的。例如，尽管层间介质122被描述为用PETEOS制成，本领域技术人员会理解的是，层间介质122可以是其他合适的能起到类似功能的氧化物。

除非另外限定，在非限定性实施例中例示了本实用新型的示范性实施方式。在上述公开的实施例的基础上，本领域技术人员能想到的各种变型和改进，都落入本实用新型实施例的范围。

Claims (10)

1.一种碳化硅器件，其特征在于，所述碳化硅器件包括：

导电类型为n型的碳化硅衬底；

设置在所述碳化硅衬底上的导电类型为n型的碳化硅第一外延层；

设置在所述碳化硅第一外延层上的导电类型为n型的碳化硅第二外延层；

设置在所述碳化硅第二外延层内并且从所述碳化硅第二外延层表面朝向所述碳化硅衬底方向延伸的导电类型为p型的体区；

导电类型为p型的接触区，所述接触区设置在所述体区内并且从所述体区表面朝向所述碳化硅衬底方向延伸；

导电类型为p型的汇区，所述汇区掩埋在所述碳化硅第二外延层内，所述汇区和所述接触区的掺杂浓度均高于所述体区的掺杂浓度，所述汇区与所述接触区不相连，所述汇区设置在所述体区内或者与所述体区的边缘交叠；

导电类型为n型的源区，所述源区设置在所述体区内并且从所述体区表面朝向所述碳化硅衬底方向延伸，在所述体区内，所述接触区接触并且夹置在两个相邻的源区之间。

2.根据权利要求1所述的碳化硅器件，其特征在于，所述体区的结深为0.9um至1.5um范围，所述接触区的结深为0.2um至0.5um范围，所述汇区沿着朝向所述碳化硅衬底方向的范围为1um至1.6um。

3.根据权利要求1所述的碳化硅器件，其特征在于，所述体区的结深为0.9um至1.5um范围，所述接触区的结深为0.4um至0.6um范围，所述汇区沿着朝向所述碳化硅衬底方向的范围为0.8um至1.4um。

4.根据权利要求1至3中任一项所述的碳化硅器件，其特征在于，相邻碳化硅器件的间距在5um至7um范围。

5.根据权利要求4所述的碳化硅器件，其特征在于，所述体区的横向宽度为4.3um至4.9um范围，在所述第二外延层内的相邻体区之间沿横向的距离为1.1um至1.7um范围。

6.根据权利要求4所述的碳化硅器件，其特征在于，所述汇区的横向宽度和所述源区的横向宽度均为1.3um至1.5um范围，在所述体区中的两个相邻汇区沿横向的距离和所述体区中的两个相邻源区沿横向的距离均为0.9um至1.1um范围。

7.根据权利要求4所述的碳化硅器件，其特征在于，所述碳化硅器件还包括设置在所述第二外延层表面上的栅氧化层和设置在所述栅氧化层上的掺杂多晶硅层，所述掺杂多晶硅层的横向宽度为2.9um至3.5um范围，两个相邻掺杂多晶硅层之间的横向距离为2.5um至3.1um范围。

8.根据权利要求1至3中任一项所述的碳化硅器件，其特征在于，所述源区的掺杂浓度在2E19cm^-3至1E20cm^-3范围。

9.根据权利要求1至3中任一项所述的碳化硅器件，其特征在于，所述碳化硅第一外延层的厚度为0.5um，掺杂浓度为1E18cm^-3至2E18cm^-3范围。

10.根据权利要求1至3中任一项所述的碳化硅器件，其特征在于，所述碳化硅第二外延层的厚度在5um至30um范围，掺杂浓度在1E15cm^-3至2E16cm^-3范围。