CN208623640U - 一种振荡器电路 - Google Patents

Abstract

本实用新型公开了一种振荡器电路，该振荡器电路包括：自启动电路、自适应电流产生电路、电容充放电电路和时钟产生逻辑电路。本实用新型提供的振荡器电路可应用于超低的工作电压(<2V)下工作，并且保持高精度的特定，即其最低工作电压要求极低，并且具有很好的抗温度和电源波动性能，可广泛应用于模数转换器、数模转换器、射频、传感器和电源管理芯片中。

Description

一种振荡器电路

技术领域

本实用新型涉及半导体集成电路技术领域，更具体的说，是涉及一种振荡器电路。

背景技术

振荡器电路作为集成电路中不可缺少的基本模块，广泛用于模数转换器、数模转换器、接口电路和电源管理芯片中。振荡器电路通常利用固定偏置电流对电容进行充电，在电容上产生周期性锯齿波信号，再与阈值电压或者固定参考电平比较，产生周期性方波信号，这种方案电路结构易于实现，振荡器周期可调整范围广，因而得到了广泛应用。

如图1所示，为现有技术中的一种典型的环形振荡器电路，在图1的结构中，基准电流产生模块用于产生与电阻R0、电阻R1相关的电流，可得：I₀＝I₁＝V_GSM1/(R0-R1)，该电流通过镜像后在环形振荡器中对电容进行充放电，其中，第一开关S1、第二开关S2、第三开关S3以及第四开关S4可以由MOS管作为开关管取代。当振荡器工作后，第一开关S1和第二开关S2断开，开关管M11对第一电容C1进行充电，当充至第二开关S2的导通阈值时，第二开关S2导通，开关管M7管对第二电容C2进行放电，放电至第三开关S3关断，开关管M13管对第三电容C3进行充电，充至第四开关S4的导通阈值时，第四电压V4由高电平翻转为低电平，振荡器进行翻转，同时第一开关S1导通，第一电压V1由高电平翻转为低电平，开始下一个周期的充放电循环，若设定第一电容C1、第二电容C2以及第三电容C3的电容值相等，开关管M11、开关管M12以及开关管M13的电流值为I₀，开关管M6、开关管M7以及开关管M8的电流值为2I₀，第一开关S1、第二开关S2、第三开关S3以及第四开关S4的导通阈值为V_S，则其振荡周期为：根据上述分析可得，图1中的振荡器电路具有如下缺陷：第一，其振荡周期除了与电阻R和电容C有关外，还与MOS管的导通阈值V_S和V_GSM1有关，导致其随工艺、温度变化的精度较低，且三级环形振荡电路需要具有很好的匹配性才能保证其周期的准确度；第二，为了通过钳位V_P＝V_N而产生基准电流，基准电流产生模块采用了运算放大器OP1，这使得该振荡器电路很难在低压电源下应用(VDD≤2V)，再加上环形振荡器部分中叠层开关管的使用，进一步限制了最小工作电压。

实用新型内容

有鉴于此，本实用新型提供了一种振荡器电路，以解决现有技术中振荡器的频率随工艺、温度和电源电压的变化漂移较大，精度较差，且无法在低电源电压下应用的问题。

为实现上述目的，本实用新型提供如下技术方案：

一种振荡器电路，包括：自启动电路、自适应电流产生电路、电容充放电电路和时钟产生逻辑电路，其中：

所述自启动电路包括：第一端、第二端、第三端和第四端；所述自适应电流产生电路包括：第一端、第二端、第三端、第四端和第五端；所述电容充放电电路包括：第一端、第二端、第三端、第四端、第五端、第六端、第七端和第八端；所述时钟产生逻辑电路包括：第一端、第二端、第三端、第四端和第五端；

所述自启动电路的第一端、所述自适应电流产生电路的第一端以及所述所述电容充放电电路的第一端与电源端(VDD)相连；所述自启动电路的第二端、所述自适应电流产生电路的第二端以及所述所述电容充放电电路的第二端与接地端(VSS)相连；

所述自启动电路的第三端与所述自适应电流产生电路的第三端相连，所述自启动电路的第四端分别与所述自适应电流产生电路的第四端和所述电容充放电电路的第四端相连；

所述自适应电流产生电路的第五端与所述电容充放电电路的第三端相连，所述电容充放电电路的第五端与所述时钟产生逻辑电路的第三端相连，所述电容充放电电路的第六端与所述时钟产生逻辑电路的第四端相连，所述电容充放电电路的第七端与所述时钟产生逻辑电路的第一端相连，所述电容充放电电路的第八端与所述时钟产生逻辑电路的第二端相连，所述时钟产生逻辑电路的第五端作为所述振荡器电路的输出端输出占空比为50％的周期信号。

进一步的，所述自启动电路包括：第一PMOS管(MP1)、第六PMOS管(MP6)和第一电阻(R1)，其中：

所述第一PMOS管(MP1)的第一端和所述第六PMOS管(MP6)的第一端作为所述自启动电路的第一端与所述电源端(VDD)相连；所述第一PMOS管(MP1)的第二端与所述第六PMOS管(MP6)的控制端相连，其公共端与所述第一电阻(R1)的第一端相连，所述第一电阻(R1)的第二端作为所述自启动电路的第二端与所述接地端(VSS)相连；

所述第一PMOS管(MP1)的控制端作为所述自启动电路的第三端与所述自适应电流产生电路的第三端相连，所述第六PMOS管(MP6)的第二端作为所述自启动电路的第四端分别与所述自适应电流产生电路的第四端和所述电容充放电电路的第四端相连。

进一步的，所述第一PMOS管(MP1)和所述第六PMOS管(MP6)的第一端为源极、第二端为漏极，控制端为栅极。

进一步的，所述自适应电流产生电路包括：第二PMOS管(MP2)、第三PMOS管(MP3)、第一NMOS管(MN1)、第二NMOS管(MN2)和第二电阻(R2)，其中：

所述第二PMOS管(MP2)的第一端和所述第三PMOS管(MP3)的第一端作为所述自适应电流产生电路的第一端与所述电源端(VDD)相连；所述第二PMOS管(MP2)的控制端与所述第三PMOS管(MP3)的控制端相连，其公共端与所述第二PMOS管(MP2)的第二端相连；所述第二PMOS管(MP2)的第二端与所述第二NMOS管(MN2)的第一端相连，所述第二NMOS管(MN2)的第二端与所述第二电阻(R2)的第一端相连，所述第二电阻(R2)的第二端和所述第一NMOS管(MN1)的第二端作为所述自适应电流产生电路的第二端与所述接地端(VSS)相连；

所述第一NMOS管(MN1)的第一端与所述第一NMOS管(MN1)的控制端相连，所述第一NMOS管(MN1)的控制端与所述第二NMOS管(MN2)的控制端相连，所述第一NMOS管(MN1)的第一端作为所述自适应电流产生电路的第三端与所述自启动电路的第三端相连；

所述第三PMOS管(MP3)的控制端作为所述自适应电流产生电路的第五端与所述电容充放电电路的第三端相连。

进一步的，所述第二PMOS管(MP2)、所述第三PMOS管(MP3)、所述第一NMOS管(MN1)和所述第二NMOS管(MN2)的第一端为源极、第二端为漏极，控制端为栅极。

进一步的，所述电容充放电电路包括：第四PMOS管(MP4)、第五PMOS管(MP5)、第七PMOS管(MP7)、第八PMOS管(MP8)、第三NMOS管(MN3)、第四NMOS管(MN4)和第五NMOS管(MN5)，其中：

所述第四PMOS管(MP4)的第一端、所述第五PMOS管(MP5)的第一端和所述第八PMOS管(MP8)的第一端作为所述电容充放电电路的第一端与所述电源端(VDD)相连；所述第四PMOS管(MP4)的控制端作为所述电容充放电电路的第三端与所述自适应电流产生电路的第五端相连，所述第四PMOS管(MP4)的控制端与所述第五PMOS管(MP5)的控制端相连；所述第四PMOS管(MP4)的第二端与所述第一电容(C1)的第一端相连，所述第一电容(C1)的第二端与所述第五NMOS管(MN5)的第一端相连，所述第五NMOS管(MN5)的第一端与所述第五NMOS管(MN5)的控制端相连；

所述第一电容(C1)的第一端分别与所述第三NMOS管(MN3)的第一端、所述第七PMOS管(MP7)的第一端和所述第四NMOS管(MN4)的控制端相连，所述第七PMOS管(MP7)的第二端与所述所述第三NMOS管(MN3)的第二端相连，其公共端与所述第五NMOS管(MN5)的第一端相连；所述第七PMOS管(MP7)的控制端作为所述电容充放电电路的第五端与所述时钟产生逻辑电路的第三端相连，所述第三NMOS管(MN3)的控制端作为所述电容充放电电路的第六端与所述时钟产生逻辑电路的第四端相连；

所述第四NMOS管(MN4)的第一端分别与所述第五PMOS管(MP5)的第二端和所述第八PMOS管(MP8)的第二端相连，所述第八PMOS管(MP8)的控制端作为所述电容充放电电路的第七端与所述时钟产生逻辑电路的第一端相连，所述第八PMOS管(MP8)的第二端作为所述电容充放电电路的第八端与所述时钟产生逻辑电路的第二端相连。

进一步的，所述第四PMOS管(MP4)、所述第五PMOS管(MP5)、所述第七PMOS管(MP7)、所述第八PMOS管(MP8)、所述第三NMOS管(MN3)、所述第四NMOS管(MN4)和所述第五NMOS管(MN5)的第一端为源极、第二端为漏极，控制端为栅极。

进一步的，所述时钟产生逻辑电路包括：第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)以及D触发器(QF1)，其中：

所述第一反相器(INV1)的输入端作为所述时钟产生逻辑电路的第二端与所述电容充放电电路的第八端相连，所述第一反相器(INV1)的输出端与所述第二反相器(INV2)的输入端相连；

所述第二反相器(INV2)的输出端与所述第三反相器(INV3)的输入端端相连，其公共端作为所述时钟产生逻辑电路的第三端与所述电容充放电电路的第五端相连；

所述第三反相器(INV3)的输出端作为所述时钟产生逻辑电路的第四端与所述电容充放电电路的第六端相连，所述第三反相器(INV3)的输出端与所述D触发器(QF1)的第一端相连；所述D触发器(QF1)的第二端与所述D触发器(QF1)的第三端相连，所述D触发器(QF1)的第四端作为所述时钟产生逻辑电路的输出端输出占空比为50％的周期信号。

经由上述的技术方案可知，与现有技术相比，本实用新型公开了一种振荡器电路，该振荡器电路包括：自启动电路、自适应电流产生电路、电容充放电电路和时钟产生逻辑电路。本实用新型提供的振荡器电路可应用于超低的工作电压(<2V)下工作，并且保持高精度的特定，即其最低工作电压要求极低，并且具有很好的抗温度和电源波动性能，可广泛应用于模数转换器、数模转换器、射频、传感器和电源管理芯片中。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中一种典型的环形振荡器电路的原理示意图；

图2为本实用新型实施例提供的一种振荡器电路的结构示意图；

图3为本实用新型实施例提供的一种振荡器电路的原理示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图2上述，本实用新型实施例提供了一种振荡器电路，该震荡器电路包括：自启动电路21、自适应电流产生电路22、电容充放电电路23和时钟产生逻辑电路24，其中：

上述自启动电路21包括：第一端、第二端、第三端和第四端；上述自适应电流产生电路22包括：第一端、第二端、第三端、第四端和第五端；上述电容充放电电路23包括：第一端、第二端、第三端、第四端、第五端、第六端、第七端和第八端；上述时钟产生逻辑电路24包括：第一端、第二端、第三端、第四端和第五端；

上述自启动电路21的第一端、上述自适应电流产生电路22的第一端以及上述上述电容充放电电路23的第一端与电源端(VDD)相连；上述自启动电路21的第二端、上述自适应电流产生电路22的第二端以及上述上述电容充放电电路23的第二端与接地端(VSS)相连；

上述自启动电路21的第三端与上述自适应电流产生电路22的第三端相连，上述自启动电路21的第四端分别与上述自适应电流产生电路22的第四端和上述电容充放电电路23的第四端相连；

上述自适应电流产生电路22的第五端与上述电容充放电电路23的第三端相连，上述电容充放电电路23的第五端与上述时钟产生逻辑电路24的第三端相连，上述电容充放电电路23的第六端与上述时钟产生逻辑电路24的第四端相连，上述电容充放电电路23的第七端与上述时钟产生逻辑电路24的第一端相连，上述电容充放电电路23的第八端与上述时钟产生逻辑电路24的第二端相连，上述时钟产生逻辑电路24的第五端作为上述振荡器电路的输出端输出占空比为50％的周期信号。

如图3所示，上述自启动电路21包括：第一PMOS管MP1、第六PMOS管MP6和第一电阻R1，其中：

上述第一PMOS管MP1的第一端和上述第六PMOS管MP6的第一端作为上述自启动电路21的第一端与上述电源端(VDD)相连；上述第一PMOS管MP1的第二端与上述第六PMOS管MP6的控制端相连，其公共端与上述第一电阻R1的第一端相连，上述第一电阻R1的第二端作为上述自启动电路21的第二端与上述接地端(VSS)相连；

上述第一PMOS管MP1的控制端作为上述自启动电路21的第三端与上述自适应电流产生电路22的第三端相连，上述第六PMOS管MP6的第二端作为上述自启动电路21的第四端分别与上述自适应电流产生电路22的第四端和上述电容充放电电路23的第四端相连。

具体的，上述第一PMOS管MP1和上述第六PMOS管MP6的第一端为源极、第二端为漏极，控制端为栅极。

如图3所示，上述自适应电流产生电路22包括：第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2和第二电阻R2，其中：

上述第二PMOS管MP2的第一端和上述第三PMOS管MP3的第一端作为上述自适应电流产生电路22的第一端与上述电源端(VDD)相连；上述第二PMOS管MP2的控制端与上述第三PMOS管MP3的控制端相连，其公共端与上述第二PMOS管MP2的第二端相连；上述第二PMOS管MP2的第二端与上述第二NMOS管MN2的第一端相连，上述第二NMOS管MN2的第二端与上述第二电阻R2的第一端相连，上述第二电阻R2的第二端和上述第一NMOS管MN1的第二端作为上述自适应电流产生电路22的第二端与上述接地端(VSS)相连；

上述第一NMOS管MN1的第一端与上述第一NMOS管MN1的控制端相连，上述第一NMOS管MN1的控制端与上述第二NMOS管MN2的控制端相连，上述第一NMOS管MN1的第一端作为上述自适应电流产生电路22的第三端与上述自启动电路21的第三端相连；

上述第三PMOS管MP3的控制端作为上述自适应电流产生电路22的第五端与上述电容充放电电路23的第三端相连。

具体的，上述第二PMOS管MP2、上述第三PMOS管MP3、上述第一NMOS管MN1和上述第二NMOS管MN2的第一端为源极、第二端为漏极，控制端为栅极。

如图3所示，上述电容充放电电路23包括：第四PMOS管MP4、第五PMOS管MP5、第七PMOS管MP7、第八PMOS管MP8、第三NMOS管MN3、第四NMOS管MN4和第五NMOS管MN5，其中：

上述第四PMOS管MP4的第一端、上述第五PMOS管MP5的第一端和上述第八PMOS管MP8的第一端作为上述电容充放电电路23的第一端与上述电源端(VDD)相连；上述第四PMOS管MP4的控制端作为上述电容充放电电路23的第三端与上述自适应电流产生电路22的第五端相连，上述第四PMOS管MP4的控制端与上述第五PMOS管MP5的控制端相连；上述第四PMOS管MP4的第二端与上述第一电容C1的第一端相连，上述第一电容C1的第二端与上述第五NMOS管MN5的第一端相连，上述第五NMOS管MN5的第一端与上述第五NMOS管MN5的控制端相连；

上述第一电容C1的第一端分别与上述第三NMOS管MN3的第一端、上述第七PMOS管MP7的第一端和上述第四NMOS管MN4的控制端相连，上述第七PMOS管MP7的第二端与上述上述第三NMOS管MN3的第二端相连，其公共端与上述第五NMOS管MN5的第一端相连；上述第七PMOS管MP7的控制端作为上述电容充放电电路23的第五端与上述时钟产生逻辑电路24的第三端相连，上述第三NMOS管MN3的控制端作为上述电容充放电电路23的第六端与上述时钟产生逻辑电路24的第四端相连；

上述第四NMOS管MN4的第一端分别与上述第五PMOS管MP5的第二端和上述第八PMOS管MP8的第二端相连，上述第八PMOS管MP8的控制端作为上述电容充放电电路23的第七端与上述时钟产生逻辑电路24的第一端相连，上述第八PMOS管MP8的第二端作为上述电容充放电电路23的第八端与上述时钟产生逻辑电路24的第二端相连。

具体的，上述第四PMOS管MP4、上述第五PMOS管MP5、上述第七PMOS管MP7、上述第八PMOS管MP8、上述第三NMOS管MN3、上述第四NMOS管MN4和上述第五NMOS管MN5的第一端为源极、第二端为漏极，控制端为栅极。

如图3所示，上述时钟产生逻辑电路24包括：第一反相器INV1、第二反相器INV2、第三反相器INV3以及D触发器QF1，其中：

上述第一反相器INV1的输入端作为上述时钟产生逻辑电路24的第二端与上述电容充放电电路23的第八端相连，上述第一反相器INV1的输出端与上述第二反相器INV2的输入端相连；

上述第二反相器INV2的输出端与上述第三反相器INV3的输入端端相连，其公共端作为上述时钟产生逻辑电路24的第三端与上述电容充放电电路23的第五端相连；

上述第三反相器INV3的输出端作为上述时钟产生逻辑电路24的第四端与上述电容充放电电路23的第六端相连，上述第三反相器INV3的输出端与上述D触发器QF1的第一端相连；上述D触发器QF1的第二端与上述D触发器QF1的第三端相连，上述D触发器QF1的第四端作为上述时钟产生逻辑电路24的输出端输出占空比为50％的周期信号。

参见图3所示，本实用新型实施例提供的振荡器电路的原理为：当电源上电时，自适应电流产生电路22开始时尚未建立，MP2、MP3关断，电源电压上升到一定值时，MP6导通，将MN2的栅端拉高，MN2、MN1导通，启动电路关闭。电路脱离了零简并点，产生充电电流：

I_BP2＝I_BP3＝I_BP4＝I_BP5＝(V_GSN1-V_GSN2)/R2

其中，I_BP2、I_BP3、I_BP4和I_BP5分别为第二PMOS管MP2，第三PMOS管MP3，第四PMOS管MP4和第五PMOS管MP5流过的电流。充放电电路开始工作后，FB1为低电平，FB1B为高电平，第三NMOS管MN3和第七NMOS管MP7截止，第四NMOS管MP4的电流会对第一电容C1充电，当充至V_GSN4使得V_N4从高电平翻转为低电平时，第三NMOS管MN3和第七PMOS管MP7导通，V_C1节点被拉至V_N5节点，即此时V_C1＝V_N5，V_N4从低被释放为高电平，接着第三NMOS管MN3和第七PMOS管MP7关断，第四PMOS管MP4重新开始对第一电容C1充电，如此往复，产生周期性窄脉冲信号，该脉冲信号通过D触发器QF1分频，产生占空比为50％的周期信号。该信号的周期为：

dT_OSC＝R2*dC1+C1*dR2

若V_GSN4-V_GSN5＝V_GSN1-V_GSN2，则T_OSC＝2R2*C1

由上式可得，若设计MOS管参数使得V_GNS4-V_GSN5＝V_GSN1-V_GSN2，则本实用新型实施例的振荡器周期仅与第一电容C1、第一电阻R2有关，可得上式求偏导，可得本实用新型实施例的振荡器周期仅与RC的值有关，其在不同温度、工艺下仅与RC的变化有关。

由电路工作原理可得，该电路的最低工作电压为：

VDD_MIN＝V_GSN1+V_DSP3＜2V

其中，V_GSN1为第一NMOS管MN1的正常工作时的栅源电压(约为0.7V～0.9V)，V_DSP3为第三PMOS管MP3工作时的漏源电压(约为0.2V)，由此可得本实用新型的振荡器可以在超低的工作电压(<2V)下工作，并且保持高精度的特点。

本实用新型实施例提供的振荡器电路的最低工作电压要求极低，并且具有很好的抗温度和电源波动性能，需要说明的是，本实用新型实施例提供的振荡器电路可广泛应用于模数转换器、数模转换器、射频、传感器和电源管理芯片中。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上结合附图对本实用新型所提出的电路进行了示例性描述，以上实施例的说明只是用于帮助理解本实用新型的核心思想。对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处。综上上述，本说明书内容不应理解为对本实用新型的限制。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种振荡器电路，其特征在于，包括：自启动电路、自适应电流产生电路、电容充放电电路和时钟产生逻辑电路，其中：

所述自启动电路包括：第一端、第二端、第三端和第四端；所述自适应电流产生电路包括：第一端、第二端、第三端、第四端和第五端；所述电容充放电电路包括：第一端、第二端、第三端、第四端、第五端、第六端、第七端和第八端；所述时钟产生逻辑电路包括：第一端、第二端、第三端、第四端和第五端；

所述自启动电路的第一端、所述自适应电流产生电路的第一端以及所述电容充放电电路的第一端与电源端(VDD)相连；所述自启动电路的第二端、所述自适应电流产生电路的第二端以及所述电容充放电电路的第二端与接地端(VSS)相连；

所述自启动电路的第三端与所述自适应电流产生电路的第三端相连，所述自启动电路的第四端分别与所述自适应电流产生电路的第四端和所述电容充放电电路的第四端相连；

所述自适应电流产生电路的第五端与所述电容充放电电路的第三端相连，所述电容充放电电路的第五端与所述时钟产生逻辑电路的第三端相连，所述电容充放电电路的第六端与所述时钟产生逻辑电路的第四端相连，所述电容充放电电路的第七端与所述时钟产生逻辑电路的第一端相连，所述电容充放电电路的第八端与所述时钟产生逻辑电路的第二端相连，所述时钟产生逻辑电路的第五端作为所述振荡器电路的输出端输出占空比为50％的周期信号。

2.根据权利要求1所述的振荡器电路，其特征在于，所述自启动电路包括：第一PMOS管(MP1)、第六PMOS管(MP6)和第一电阻(R1)，其中：

所述第一PMOS管(MP1)的第一端和所述第六PMOS管(MP6)的第一端作为所述自启动电路的第一端与所述电源端(VDD)相连；所述第一PMOS管(MP1)的第二端与所述第六PMOS管(MP6)的控制端相连，其公共端与所述第一电阻(R1)的第一端相连，所述第一电阻(R1)的第二端作为所述自启动电路的第二端与所述接地端(VSS)相连；

所述第一PMOS管(MP1)的控制端作为所述自启动电路的第三端与所述自适应电流产生电路的第三端相连，所述第六PMOS管(MP6)的第二端作为所述自启动电路的第四端分别与所述自适应电流产生电路的第四端和所述电容充放电电路的第四端相连。

3.根据权利要求2所述的振荡器电路，其特征在于，所述第一PMOS管(MP1)和所述第六PMOS管(MP6)的第一端为源极、第二端为漏极，控制端为栅极。

4.根据权利要求1所述的振荡器电路，其特征在于，所述自适应电流产生电路包括：第二PMOS管(MP2)、第三PMOS管(MP3)、第一NMOS管(MN1)、第二NMOS管(MN2)和第二电阻(R2)，其中：

所述第二PMOS管(MP2)的第一端和所述第三PMOS管(MP3)的第一端作为所述自适应电流产生电路的第一端与所述电源端(VDD)相连；所述第二PMOS管(MP2)的控制端与所述第三PMOS管(MP3)的控制端相连，其公共端与所述第二PMOS管(MP2)的第二端相连；所述第二PMOS管(MP2)的第二端与所述第二NMOS管(MN2)的第一端相连，所述第二NMOS管(MN2)的第二端与所述第二电阻(R2)的第一端相连，所述第二电阻(R2)的第二端和所述第一NMOS管(MN1)的第二端作为所述自适应电流产生电路的第二端与所述接地端(VSS)相连；

所述第一NMOS管(MN1)的第一端与所述第一NMOS管(MN1)的控制端相连，所述第一NMOS管(MN1)的控制端与所述第二NMOS管(MN2)的控制端相连，所述第一NMOS管(MN1)的第一端作为所述自适应电流产生电路的第三端与所述自启动电路的第三端相连；

所述第三PMOS管(MP3)的控制端作为所述自适应电流产生电路的第五端与所述电容充放电电路的第三端相连。

5.根据权利要求4所述的振荡器电路，其特征在于，所述第二PMOS管(MP2)、所述第三PMOS管(MP3)、所述第一NMOS管(MN1)和所述第二NMOS管(MN2)的第一端为源极、第二端为漏极，控制端为栅极。

6.根据权利要求1所述的振荡器电路，其特征在于，所述电容充放电电路包括：第四PMOS管(MP4)、第五PMOS管(MP5)、第七PMOS管(MP7)、第八PMOS管(MP8)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)和第一电容(C1)，其中：

所述第四PMOS管(MP4)的第一端、所述第五PMOS管(MP5)的第一端和所述第八PMOS管(MP8)的第一端作为所述电容充放电电路的第一端与所述电源端(VDD)相连；所述第四PMOS管(MP4)的控制端作为所述电容充放电电路的第三端与所述自适应电流产生电路的第五端相连，所述第四PMOS管(MP4)的控制端与所述第五PMOS管(MP5)的控制端相连；所述第四PMOS管(MP4)的第二端与所述第一电容(C1)的第一端相连，所述第一电容(C1)的第二端与所述第五NMOS管(MN5)的第一端相连，所述第五NMOS管(MN5)的第一端与所述第五NMOS管(MN5)的控制端相连；

所述第一电容(C1)的第一端分别与所述第三NMOS管(MN3)的第一端、所述第七PMOS管(MP7)的第一端和所述第四NMOS管(MN4)的控制端相连，所述第七PMOS管(MP7)的第二端与所述第三NMOS管(MN3)的第二端相连，其公共端与所述第五NMOS管(MN5)的第一端相连；所述第七PMOS管(MP7)的控制端作为所述电容充放电电路的第五端与所述时钟产生逻辑电路的第三端相连，所述第三NMOS管(MN3)的控制端作为所述电容充放电电路的第六端与所述时钟产生逻辑电路的第四端相连；

所述第四NMOS管(MN4)的第一端分别与所述第五PMOS管(MP5)的第二端和所述第八PMOS管(MP8)的第二端相连，所述第八PMOS管(MP8)的控制端作为所述电容充放电电路的第七端与所述时钟产生逻辑电路的第一端相连，所述第八PMOS管(MP8)的第二端作为所述电容充放电电路的第八端与所述时钟产生逻辑电路的第二端相连。

7.根据权利要求6所述的振荡器电路，其特征在于，所述第四PMOS管(MP4)、所述第五PMOS管(MP5)、所述第七PMOS管(MP7)、所述第八PMOS管(MP8)、所述第三NMOS管(MN3)、所述第四NMOS管(MN4)和所述第五NMOS管(MN5)的第一端为源极、第二端为漏极，控制端为栅极。

8.根据权利要求1所述的振荡器电路，其特征在于，所述时钟产生逻辑电路包括：第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)以及D触发器(QF1)，其中：

所述第一反相器(INV1)的输入端作为所述时钟产生逻辑电路的第二端与所述电容充放电电路的第八端相连，所述第一反相器(INV1)的输出端与所述第二反相器(INV2)的输入端相连；

所述第二反相器(INV2)的输出端与所述第三反相器(INV3)的输入端端相连，其公共端作为所述时钟产生逻辑电路的第三端与所述电容充放电电路的第五端相连；

所述第三反相器(INV3)的输出端作为所述时钟产生逻辑电路的第四端与所述电容充放电电路的第六端相连，所述第三反相器(INV3)的输出端与所述D触发器(QF1)的第一端相连；所述D触发器(QF1)的第二端与所述D触发器(QF1)的第三端相连，所述D触发器(QF1)的第四端作为所述时钟产生逻辑电路的输出端输出占空比为50％的周期信号。