CN208522727U - 全并行双向递归流水线ldpc编码器 - Google Patents
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Abstract
本实用新型提供了一种全并行双向递归流水线LDPC编码器，包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；第一存储器组的输出端与并行运算器的输入端连接；并行运算器的输出端与第二存储器组的输入端连接；第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；双向递归运算器的输出端与第三存储器组的输入端连接。本实用新型的优点在于：可提升编码器的工作频率和吞吐量。
Description
技术领域
本实用新型涉及一种编码器，特别指一种全并行双向递归流水线LDPC编码器。
背景技术
LDPC编码技术是近年来信道编码领域的研究热点，目前已广泛应用于卫星通信、光纤通信、移动通信、数字广播通信等领域。如何在大规模集成电路以及FPGA上实现LDCP编译码器的高速运行，一直是LDPC码应用研究的一个焦点。
在编码器的实现上，若直接采用信息序列与生成矩阵相乘的方法设计编码电路，编码所需的数据存储量以及计算量都将随着码长的增加而呈平方式的递增，相应的需要更大的存储器以及计算能力更高的处理器。
针对此问题，传统的方法有以下两种：方法之一为采用RU编码算法，该算法具有通用性；方法之二为采用双对角结构(双向递归)的结构化编码，该编码方法可以大幅度地降低编码复杂度和所需的存储空间。但是这两种方法也存在有如下问题：方法之一存在需要耗费较大的存储和运算量的问题；方法之二存在不利于提升编码器的工作频率与吞吐量的问题。
经检索，申请日为2009.09.07，申请号为200920104739.1的中国实用新型专利公开了一种高速部分并行LDPC信道编码器，该编码器采用了部分并行编码电路，并未对所有数据都进行并行编码，存在编码器的工作频率不能有效利用，导致资源浪费的问题。
发明内容
本实用新型要解决的技术问题，在于提供一种全并行双向递归流水线LDPC编码器，用来提升编码器的工作频率和吞吐量。
本实用新型是这样实现的：一种全并行双向递归流水线LDPC编码器，包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；所述第一存储器组的输出端与并行运算器的输入端连接；所述并行运算器的输出端与第二存储器组的输入端连接；所述第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；所述校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；所述双向递归运算器的输出端与第三存储器组的输入端连接。
进一步地，所述控制器为RAM地址发生器，且通过所述RAM地址发生器来产生所述第一存储器组、第二存储器组以及第三存储器组的存储地址。
进一步地，所述第一存储器组、第二存储器组以及第三存储器组均包含有mb个RAM存储器；其中，mb＝m/z，m表示校验位个数，z表示校验矩阵子块的大小。
进一步地，所述并行运算器上设有mb个y输入异或器以及(x+mb)个D触发器；
所述校验位信息运算器上设有1个mb输入异或器；所述双向递归运算器上设有(mb-2)个二输入异或门、(mb+1)个寄存器以及1个三输入异或门；
其中x为校验矩阵中，值不为0的校验矩阵块的个数；y为校验矩阵中，行中包含值不为0的校验矩阵块最多的个数。
本实用新型的优点在于：
1、通过所述并行运算器实现行间并行计算、列间并行计算，与行间串行列间并行比使得编码器的吞吐量提升50％，缩短了(mb-1)个工作时钟周期。
2、通过所述双向递归运算器，实现同时向上递归运算和向下递归运算，与单向递归比可节约一半的工作时钟周期，提升编码速度。
附图说明
下面参照附图结合实施例对本实用新型作进一步的说明。
图1是本实用新型全并行双向递归流水线LDPC编码器的电路原理框图。
具体实施方式
请参照图1所示，本实用新型一种全并行双向递归流水线LDPC编码器的较佳实施例，包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；所述第一存储器组的输出端与并行运算器的输入端连接；所述并行运算器的输出端与第二存储器组的输入端连接；所述第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；所述校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；所述双向递归运算器的输出端与第三存储器组的输入端连接；所述并行运算器用于bi的行间并行计算、列间并行计算；所述校验位信息运算器用于P0的计算；所述双向递归运算器用于P1至P(mb-1)的双向递归计算；其中bi为中间变量、无实际意义，i为整数，且0≤i≤mb-1；P0为第1位校验位信息，P1为第2位校验位信息，P(mb-1)为第mb位校验位信息。
所述控制器为RAM地址发生器，且通过所述RAM地址发生器来产生所述第一存储器组、第二存储器组以及第三存储器组的存储地址；所述第一存储器组、第二存储器组以及第三存储器组可通过该地址进行寻址。
所述第一存储器组、第二存储器组以及第三存储器组均包含有mb个RAM存储器；其中，mb＝m/z，m表示校验位个数，z表示校验矩阵子块的大小；所述第一RAM存储器用于存储初始数据，所述第二RAM存储器用于存储bi，所述第三RAM存储器用于存储P，其中P为校验位信息。
所述并行运算器上设有mb个y输入异或器以及(x+mb)个D触发器；异或器可对多个值进行异或计算；所述校验位信息运算器上设有1个mb输入异或器；所述双向递归运算器上设有(mb-2)个二输入异或门、(mb+1)个寄存器以及1个三输入异或门；二输入异或门仅能进行2个值的异或运算，三输入异或门仅能进行3个值的异或运算；
其中x为校验矩阵中，值不为0的校验矩阵块的个数；y为校验矩阵中，行中包含值不为0的校验矩阵块最多的个数；例如此矩阵，x＝10，y＝3，
编码器通过所述第一存储器组输出原始数据，通过所述校验位信息运算器输出P0，通过所述第三存储器组输出P1至P(mb-1)。
本实用新型工作原理：
所述控制器产生所述第一存储器组、第二存储器组以及第三存储器组的存储地址。原始数据根据存储地址存储至所述第一存储器组，所述并行运算器读取所述第一存储器组中的原始数据，进行行间并行、列间并行计算，并将计算结果bi存储至所述第二存储器组里相应的地址中；所述校验位信息运算器读取第二存储器组里的bi，并计算出P0，并将P0存储至所述第三存储器组里相应的地址中；所述双向递归运算器通过读取所述校验位信息运算器的P0，所述第二存储器组里的bi，进行P1至P(mb-1)的双向递归计算，并将计算结果存储至所述第三存储器组里相应的地址中。
综上所述，本实用新型的优点在于：
1、通过所述并行运算器实现行间并行计算、列间并行计算，与行间串行列间并行比使得编码器的吞吐量提升50％，缩短了(mb-1)个工作时钟周期。
2、通过所述双向递归运算器，实现同时向上递归运算和向下递归运算，与单向递归比可节约一半的工作时钟周期，提升编码速度。
虽然以上描述了本实用新型的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本实用新型的范围的限定，熟悉本领域的技术人员在依照本实用新型的精神所作的等效的修饰以及变化，都应当涵盖在本实用新型的权利要求所保护的范围内。
Claims (4)
1.一种全并行双向递归流水线LDPC编码器，其特征在于：包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；所述第一存储器组的输出端与并行运算器的输入端连接；所述并行运算器的输出端与第二存储器组的输入端连接；所述第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；所述校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；所述双向递归运算器的输出端与第三存储器组的输入端连接。
2.如权利要求1所述的全并行双向递归流水线LDPC编码器，其特征在于：所述控制器为RAM地址发生器，且通过所述RAM地址发生器来产生所述第一存储器组、第二存储器组以及第三存储器组的存储地址。
3.如权利要求1所述的全并行双向递归流水线LDPC编码器，其特征在于：所述第一存储器组、第二存储器组以及第三存储器组均包含有mb个RAM存储器；其中，mb＝m/z，m表示校验位个数，z表示校验矩阵子块的大小。
4.如权利要求1所述的全并行双向递归流水线LDPC编码器，其特征在于：所述并行运算器上设有mb个y输入异或器以及(x+mb)个D触发器；所述校验位信息运算器上设有1个mb输入异或器；所述双向递归运算器上设有(mb-2)个二输入异或门、(mb+1)个寄存器以及1个三输入异或门；
其中x为校验矩阵中，值不为0的校验矩阵块的个数；y为校验矩阵中，行中包含值不为0的校验矩阵块最多的个数。
Priority Applications (1)
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| CN201821240524.8U CN208522727U (zh) | 2018-08-02 | 2018-08-02 | 全并行双向递归流水线ldpc编码器 |
Applications Claiming Priority (1)
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Publications (1)
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Family Applications (1)
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Country Status (1)
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