CN208460402U - Efuse控制器及Efuse系统 - Google Patents
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Abstract
本实用新型公开了一种Efuse控制器及Efuse系统，该Efuse控制器，包括：数据整形模块，第一输入端用于接收时钟输入信号，第二输入端用于接收数据输入信号，数据整形模块的输出端输出根据时钟输入信号对数据输入信号整形，生成整形输出信号；计数器，输入端用于接收时钟输入信号，输出端用于输出对时钟输入信号的计数结果；逻辑与门电路，两个输入端中的一个用于接收时钟输入信号，另一个输入端用于接收整形输出信号；逻辑与门电路的输出端用于连接Efuse模块的STROBE信号输入端；译码电路，两个输入端中的一个用于接收计数结果，另一个输入端用于接收整形输出信号；译码电路的输出端用于连接Efuse模块的数据信号输入端。实施本实用新型能实现简单有效地进行Efuse烧录。
Description
技术领域
本实用新型涉及Efuse技术领域，特别涉及一种Efuse控制器及Efuse系统。
背景技术
Efuse技术广泛应用于对于芯片在量产时候的内部参数微调，对于大规模量产芯片时，稳定快速又简洁的Efuse烧录能大大提高芯片量产的良率。
现有专利文献提出了各种Efuse模块及烧录技术，比如CN106997782A，提供了一种EFUSE烧写方法及烧写电路，采用一恒流源与地址向量组合产生一恒流脉冲；通过对EFUSE？IP进行校正，并且确定全地址范围内EFUSE？bit的扫描电流值；通过选取扫描电流值的最大值，作为恒流源设定值，进行该EFUSE进行烧写测试，并对其它EFUSE进行数据下载。本实用新型通过恒流脉冲对EFUSE进行烧写，通过电流向量控制EFUSE烧写条件，以此保证EFUSE无论线路长短其烧写的条件一致，并且避免了过去EFUSE热效应的爆裂方式的烧断情况，而是采用电子迁移方式使其熔断，这样既提高了EFUSE烧写过程中的稳定性，又提高了EFUSE在高温下数据保持能。再比如CN107369472A，提供了一种Efuse模块烧写装置及其应用方法，所述Efuse模块设置于所述电路板上，包括第一端口和第二端口；所述电路板上设置有第一连接孔和第二连接孔；Efuse模块的第一端口通过第一导线与第一连接孔连接，Efuse模块的第二端口通过第二导线与第二连接孔连接；第一导线和第二导线分别与供电单元连接；所述第一连接孔可置入第一锁固件，以使得供电单元与第一导线断开连接；所述第二连接孔可置入第二锁固件，以使得供电单元与第二导线断开连接。由于Efuse模块在电路板上的走线都经过连接孔，因而设计一种夹具即可完成对不同产品的测试，大大降低了生产成本，提高了测试效率。
然而，以上烧录方法都比较复杂，故亟待提出一种简单有效的Efuse烧录方法及系统。
实用新型内容
有鉴于此，本实用新型旨在提供一种Efuse控制器及Efuse系统，以实现简单有效地进行Efuse烧录。
具体而言，本实用新型提供一种Efuse控制器，包括：数据整形模块，包括第一输入端、第二输入端和输出端，所述第一输入端用于接收时钟输入信号，所述第二输入端用于接收数据输入信号，所述数据整形模块的输出端输出根据所述时钟输入信号对所述数据输入信号整形，生成整形输出信号；计数器，输入端用于接收时钟输入信号，输出端用于输出对所述时钟输入信号的计数结果；逻辑与门电路，包括两个输入端及一个输出端，所述两个输入端中的一个用于接收时钟输入信号，另一个输入端用于接收所述整形输出信号；所述逻辑与门电路的输出端用于连接Efuse模块的STROBE信号输入端；译码电路，包括两个输入端及一个输出端，所述两个输入端中的一个用于接收所述计数结果，另一个输入端用于接收所述整形输出信号；所述译码电路的输出端用于连接Efuse模块的数据信号输入端。
进一步地，所述数据整形模块为一级触发器，所述一级触发器用于在所述时钟输入信号的每个周期的起始上升沿，根据所述数据输入信号整形触发生成整形输出信号。
进一步地，所述一级触发器具体用于在所述时钟输入信号的每个周期的起始上升沿，当所述数据输入信号为高电平时，生成高电平的整形输出信号；当所述数据输入信号为低电平时，生成低电平的整形输出信号。
进一步地，所述的Efuse控制器还包括：延迟器，所述延迟器的输入端连接所述逻辑与门电路的输出端，所述延迟器的输出端用于连接Efuse模块的数据信号输入端。
进一步地，所述延迟器的延迟时长为50ns。
进一步地，所述的Efuse控制器还包括复位信号输入端，所述复位信号输入端用于接收复位信号，所述复位信号为低电平有效。
进一步地，所述计数器为0～15的计数器，在所述复位信号为低电平时，所述计数器的计数结果设置为区别于0～15的标识值，并在每次计数15之后的下一个时钟，所述计数器的计数结果设置为所述标识值。
具体而言，本实用新型还提供一种Efuse系统，包括Efuse模块，所述Efuse系统还包括所述的Efuse控制器，所述Efuse控制器与所述Efuse模块连接。
本实用新型的Efuse控制器及Efuse系统，通过根据所述时钟输入信号对所述数据输入信号整形，生成整形输出信号，并生成对所述时钟输入信号的计数结果；进而将所述时钟输入信号与所述整形输出信号进行逻辑与运算，并根据所述逻辑与运算的结果，生成并输出Efuse模块的STROBE信号；
根据所述计数结果，对所述整形输出信号进行译码，生成并输出所述Efuse模块的数据信号，从而实现Efuse模块根据STROBE信号以及数据信号简单有效地进行烧录。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本实用新型的实施例，并且与描述一起用于解释本实用新型的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本实用新型的一些实施例，而不是全部实施例。对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1为本实用新型实施例提供的一种Efuse系统的结构示意图；
图2为本实用新型实施例提供的一种16bits Efuse的烧录控制时序图；
图3为本实用新型实施例提供的一种Efuse烧写方法的流程示意图。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
下面结合附图详细说明本实用新型实施涉及的直驱永磁风机的无功协调控制方法及系统。
参见图1所示，本实用新型实施例提供的一种Efuse系统，包括Efuse模块及Efuse控制器，所述Efuse控制器与所述Efuse模块连接。其中，该Efuse控制器，包括：
数据整形模块，包括第一输入端、第二输入端和输出端，所述第一输入端用于接收时钟输入信号，所述第二输入端用于接收数据输入信号，所述数据整形模块的输出端输出根据所述时钟输入信号对所述数据输入信号整形，生成整形输出信号；
计数器，输入端用于接收时钟输入信号，输出端用于输出对所述时钟输入信号的计数结果；
逻辑与门电路，包括两个输入端及一个输出端，所述两个输入端中的一个用于接收时钟输入信号，另一个输入端用于接收所述整形输出信号；所述逻辑与门电路的输出端用于连接Efuse模块的STROBE信号输入端；
译码电路，包括两个输入端及一个输出端，所述两个输入端中的一个用于接收所述计数结果，另一个输入端用于接收所述整形输出信号；所述译码电路的输出端用于连接Efuse模块的数据信号输入端。
优选地，所述数据整形模块为一级触发器，所述一级触发器用于在所述时钟输入信号的每个周期的起始上升沿，根据所述数据输入信号整形触发生成整形输出信号。
进一步优选地，所述一级触发器具体用于在所述时钟输入信号的每个周期的起始上升沿，当所述数据输入信号为高电平时，生成高电平的整形输出信号；当所述数据输入信号为低电平时，生成低电平的整形输出信号。
具体地，所述的Efuse控制器还包括：延迟器，所述延迟器的输入端连接所述逻辑与门电路的输出端，所述延迟器的输出端用于连接Efuse模块的数据信号输入端。具体地，所述延迟器的延迟时长为50ns。
具体操作时，所述的Efuse控制器还包括复位信号输入端，所述复位信号输入端用于接收复位信号，所述复位信号为低电平有效。具体地，所述计数器为0～15的计数器，在所述复位信号为低电平时，所述计数器的计数结果设置为区别于0～15的标识值，并在每次计数15之后的下一个时钟，所述计数器的计数结果设置为所述标识值。
所述的Efuse控制器的作用就是数据输入信号Din是否需要烧录；高电平：需要烧写Efuse、低电平：不需要烧写。通过对烧写时钟的计数来直接控制16bits的烧写，在烧写Efuse的时候，不需要外部高频时钟，只需要对当前时钟的高电平用作Efuse的bit烧录信号的控制，并且在时序上，配合Efuse的标准要求，将Efuse的烧写主控信号strobe_en经过模拟RC延迟50ns后产生STROBE信号。
图2是本实用新型的烧录时序控制，Rst_n是复位信号；Data_in是需要烧录的数据；CLK_in是满足烧录时序的外部时钟信号。首先数据通过数据整形，Data_in_q就是经过一级触发器的待烧录数据。bit_cnt[4:0]是根据时钟设定的0～15的计数器，在复位的时候设置为0x1F，只有烧录时钟来的时候，才加1计数。在烧录完后，建议多给一个CLK_in作为结束时钟，将计数器复位到0x1F。strobe_en直接取CLK_in的高电平，经过模拟模块的RC延迟50ns后直接作为STROBE信号给到Efuse。WL[0]～WL[15]用来选择16bits的哪个bit需要烧录。经过对bit_cnt和Data_in_q的译码组合，就能直接得到WL[0]～WL[15]的逻辑。
参见图3所示，本实用新型实施例提供的一种Efuse烧录方法，其为图1所示系统对应的方法，图1及图2的解释说明均可以应用于本实施例。具体地，该方法包括：
步骤301：分别接收复位信号、时钟输入信号以及数据输入信号；
步骤303：在所述复位信号处于非有效状态时，根据所述时钟输入信号对所述数据输入信号整形，生成整形输出信号，并生成对所述时钟输入信号的计数结果；
步骤305：将所述时钟输入信号与所述整形输出信号进行逻辑与运算，并根据所述逻辑与运算的结果，生成并输出Efuse模块的STROBE信号；
步骤307：根据所述计数结果，对所述整形输出信号进行译码，生成并输出所述Efuse模块的数据信号。
优选地，所述根据所述时钟输入信号对所述数据输入信号整形，生成整形输出信号的步骤包括：
在所述时钟输入信号的每个周期的起始上升沿，当所述数据输入信号为高电平时，生成高电平的整形输出信号；当所述数据输入信号为低电平时，生成低电平的整形输出信号。
优选地，所述根据所述逻辑与运算的结果，生成并输出Efuse模块的STROBE信号的步骤包括：
将所述逻辑与运算的结果延迟预设时间，得到延迟后的信号，作为所述Efuse模块的STROBE信号。
优选地，所述计数器为0～15的计数器，在所述复位信号为低电平时，所述计数器的计数结果设置为区别于0～15的标识值，并在每次计数15之后的下一个时钟，所述计数器的计数结果设置为所述标识值。
本实施例通过根据所述时钟输入信号对所述数据输入信号整形，生成整形输出信号，并生成对所述时钟输入信号的计数结果；进而将所述时钟输入信号与所述整形输出信号进行逻辑与运算，并根据所述逻辑与运算的结果，生成并输出Efuse模块的STROBE信号；
根据所述计数结果，对所述整形输出信号进行译码，生成并输出所述Efuse模块的数据信号，从而实现Efuse模块根据STROBE信号以及数据信号简单有效地进行烧录。
本领域普通技术人员可以理解，实现上述实施例的全部或者部分步骤/单元/模块可以通过程序指令相关的硬件来完成，前述程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述实施例各单元中对应的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光碟等各种可以存储程序代码的介质。
以上所述的具体实施例，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (8)
1.一种Efuse控制器，其特征在于，包括：
数据整形模块，包括第一输入端、第二输入端和输出端，所述第一输入端用于接收时钟输入信号，所述第二输入端用于接收数据输入信号，所述数据整形模块的输出端输出根据所述时钟输入信号对所述数据输入信号整形，生成整形输出信号；
计数器，输入端用于接收时钟输入信号，输出端用于输出对所述时钟输入信号的计数结果；
逻辑与门电路，包括两个输入端及一个输出端，所述两个输入端中的一个用于接收时钟输入信号，另一个输入端用于接收所述整形输出信号；所述逻辑与门电路的输出端用于连接Efuse模块的STROBE信号输入端；
译码电路，包括两个输入端及一个输出端，所述两个输入端中的一个用于接收所述计数结果，另一个输入端用于接收所述整形输出信号；所述译码电路的输出端用于连接Efuse模块的数据信号输入端。
2.如权利要求1所述的Efuse控制器，其特征在于，所述数据整形模块为一级触发器，所述一级触发器用于在所述时钟输入信号的每个周期的起始上升沿，根据所述数据输入信号整形触发生成整形输出信号。
3.如权利要求2所述的Efuse控制器，其特征在于，所述一级触发器具体用于在所述时钟输入信号的每个周期的起始上升沿，当所述数据输入信号为高电平时，生成高电平的整形输出信号；当所述数据输入信号为低电平时，生成低电平的整形输出信号。
4.如权利要求1-3中任一项所述的Efuse控制器，其特征在于，还包括：延迟器，所述延迟器的输入端连接所述逻辑与门电路的输出端，所述延迟器的输出端用于连接Efuse模块的数据信号输入端。
5.如权利要求4所述的Efuse控制器，其特征在于，所述延迟器的延迟时长为50ns。
6.如权利要求4所述的Efuse控制器，其特征在于，还包括复位信号输入端，所述复位信号输入端用于接收复位信号，所述复位信号为低电平有效。
7.如权利要求6所述的Efuse控制器，其特征在于，所述计数器为0～15的计数器，在所述复位信号为低电平时，所述计数器的计数结果设置为区别于0～15的标识值，并在每次计数15之后的下一个时钟，所述计数器的计数结果设置为所述标识值。
8.一种Efuse系统，包括Efuse模块，其特征在于，所述Efuse系统还包括如上述权利要求1-7中任一项所述的Efuse控制器，所述Efuse控制器与所述Efuse模块连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201821174641.9U CN208460402U (zh) | 2018-07-23 | 2018-07-23 | Efuse控制器及Efuse系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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| CN208460402U true CN208460402U (zh) | 2019-02-01 |
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Family Applications (1)
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Country Status (1)
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| CN (1) | CN208460402U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962329A (zh) * | 2018-07-23 | 2018-12-07 | 上海艾为电子技术股份有限公司 | Efuse控制器、Efuse系统及Efuse烧写方法 |
| CN112286468A (zh) * | 2020-12-28 | 2021-01-29 | 湖北芯擎科技有限公司 | 一种存储器件的访问控制方法、装置及电子设备 |
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2018
- 2018-07-23 CN CN201821174641.9U patent/CN208460402U/zh not_active Withdrawn - After Issue
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| CN108962329B (zh) * | 2018-07-23 | 2023-09-29 | 上海艾为电子技术股份有限公司 | Efuse控制器、Efuse系统及Efuse烧写方法 |
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Legal Events
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| GR01 | Patent grant | ||
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| AV01 | Patent right actively abandoned |
Granted publication date: 20190201 Effective date of abandoning: 20230929 |
|
| AV01 | Patent right actively abandoned |
Granted publication date: 20190201 Effective date of abandoning: 20230929 |