CN208367681U - 一种基于cpci接口的多通道数据采集板 - Google Patents
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Abstract
本实用新型涉及一种基于CPCI接口的多通道数据采集板，包括安装于CPCI机箱的槽位板，槽位板上集成有存储器、DSP处理器、主FPGA芯片、两个辅助FPGA芯片以及两个AD转换器；主FPGA芯片包括AD数据接收模块和数据处理模块。本数据采集板能够解决传统的数据采集板存在的通道少、速度慢等很多问题。具有数据采集传输快，可靠性高，成本低等特点，有着重要的实际意义和广阔的市场前景。本数据采集板具有非常强的实用性和可操作性，使其具有更多的应用领域。
Description
技术领域
本实用新型涉及一种基于CPCI接口的多通道数据采集板，属于数据处理技术领域。
背景技术
CPCI电源接口，全称CompactPCI，是一种标准接口，CPCI电源可将输入直流电压经电压调整后输出12V、5V、3.3V、5VSB的CPCI标准接口电源，它在电信、工业、军工等领域已经得到了广泛的认可。
随着计算机技术和数字信号处理技术的飞速发展和普及，数据采集系统也迅速地得到应用，尤其是高速数据采集系统的应用日趋广泛。特别是在涉及到数字信息处理的领域中，如激光雷达信号处理、数字图像处理、数字示波器、超声波检测以及虚拟仪器等领域，能否实现高速准确的数据采集无疑将决定整个系统的性能。
实用新型内容
本实用新型所要解决的技术问题是，克服现有技术的缺点，提供一种速度快、可靠性和实用性强的多通道数据采集板。
为了解决以上技术问题，本实用新型提供一种基于CPCI接口的多通道数据采集板，包括安装于CPCI机箱的槽位板，其特征在于：槽位板上集成有存储器、DSP处理器、主FPGA芯片、两个辅助FPGA芯片以及两个AD转换器；主FPGA芯片包括AD数据接收模块和数据处理模块。
存储器的数据接口与主FPGA芯片的数据处理模块信号连接；主FPGA芯片与DSP处理器之间通过第一个辅助FPGA芯片信号连接；主FPGA芯片与机箱的J3接口通过第二个辅助FPGA芯片信号连接；AD转换器与主FPGA芯片的数据接收模块信号连接；数据接收模块与数据处理模块信号连接。
本实用新型进一步限定的技术方案是：还包括PCI芯片；DSP处理器与PCI芯片之间通过第一个辅助FPGA芯片信号连接；PCI芯片与机箱的J1接口信号连接。
进一步的，主FPGA芯片还包括DDR3接口、QDRII接口、IO总线接口以及BUS总线接口；存储器通过DDR3接口和QDRII接口与数据处理模块信号连接；第一个辅助FPGA芯片通过BUS总线与主FPGA芯片信号连接；第二个辅助FPGA芯片通过IO总线接口与主FPGA芯片信号连接；AD数据接收模块与BUS总线接口信号连接。
进一步的，主FPGA芯片内设有数字下变频DDC模块。
进一步的，主FGPA芯片内ADC数据的传输路径为ADC数据直接写入FIFO后由DSP读取，或ADC数据经DDC模块转换成DDC数据再写入FIFO由DSP读取，或ADC数据直接写入DDR3或者QDRII存储器，再由主FPGA芯片通过第一个辅助FPGA芯片传至DSP读取。
进一步的，AD转换器为双路160M采样率16bit的AD变换器。
进一步的，CPCI机箱为6UCPCI机箱。
进一步的，存储器为2M*36bit的QDRII SRAM和128M*64bit的DDR3。
进一步的，DSP处理器为600MHz的TS201处理器。
本实用新型的有益效果是：本数据采集板能够解决传统的数据采集板存在的通道少、速度慢等很多问题。具有数据采集传输快，可靠性高，成本低等特点，有着重要的实际意义和广阔的市场前景。本数据采集板具有非常强的实用性和可操作性，使其具有更多的应用领域。
附图说明
图1为本实用新型实施例1的系统框图。
图2为本实用新型实施例1的系统功能框图。
图3为本实用新型实施例1的ADC模块控制流程图。
图4为本实用新型实施例的板面接口示意图。
具体实施方式
下面结合附图和具体实施方式对本实用新型做进一步的说明。
实施例1
本实施例提供的一种基于CPCI接口的多通道数据采集板，如图1-4所示：至少包括安装于CPCI机箱的槽位板，槽位板上集成有存储器、DSP处理器、主FPGA芯片、两个辅助FPGA芯片、两个AD转换器、PCI芯片；主FPGA芯片包括AD数据接收模块、数据处理模块、DDR3接口、QDRII接口、IO总线接口以及BUS总线接口以及数字下变频DDC模块。
存储器的数据接口与主FPGA芯片的数据处理模块信号连接；主FPGA芯片与DSP处理器之间通过第一个辅助FPGA芯片信号连接；主FPGA芯片与机箱的J3接口通过第二个辅助FPGA芯片信号连接；AD转换器与主FPGA芯片的数据接收模块信号连接；数据接收模块与数据处理模块信号连接。
DSP处理器与PCI芯片之间通过第一个辅助FPGA芯片信号连接；PCI芯片与机箱的J1接口信号连接。存储器通过DDR3接口和QDRII接口与数据处理模块信号连接；第一个辅助FPGA芯片通过BUS总线与主FPGA芯片信号连接；第二个辅助FPGA芯片通过IO总线接口与主FPGA芯片信号连接；AD数据接收模块与BUS总线接口信号连接。
主FGPA芯片内ADC数据的传输路径为ADC数据直接写入FIFO后由DSP读取，或ADC数据经DDC模块转换成DDC数据再写入FIFO由DSP读取，或ADC数据直接写入DDR3或者QDRII存储器，再由主FPGA芯片通过第一个辅助FPGA芯片传至DSP读取。
主FPGA内的ADC控制器完成采样过程的控制，与DSP的接口FIFO可以通过不同的地址与设置用不同的方式读出，数据总线宽度64bit，地址如表1所示:
表1数据地址
主FPGA内的控制寄存器如表2所示：
主FPGA中的User_process模块是给用户提供的自行修改接口模块，模块连接AD_CTL模块获得ADC采样数据；连接QDR_CTL模块进行QDR存储器的访问；连接DDR_CTL模块进行DDR存储器的访问；连接BUS_IF模块与DSP进行通讯。
在USER_Process模块中现在内建了两个FIFO和几个寄存器，对与DSP的接口进行示例；由于DSP接口经过FPGA的电平转换隔离，总线访问时序与DSP的总线接口时序有所不同，用户使用时要按照示例的时序进行访问。
主FPGA内的USER处理与DSP的接口设定为三种形式，DP接口、FIFO接口、寄存器接口，数据总线宽度64bit，地址如表3所示:
TigerSHARC TS201DSP是本板的控制CPU以及数据收集以及传出的关键。通过TigerSHARC TS201DSP可以访问以下外设：
1)、ADC数据的FIFO空间与采样控制寄存器组
2)、DDR2存储空间与寄存器组
3)、QDRII存储空间与寄存器组
4)、FPGA内USER处理模块间传输缓冲空间与寄存器组
5)、控制时钟驱动芯片
4、用户工作参数设定和控制信号输入
用户工作过程中有两种工作方式：一种是周期触发信号，有本地通过参数产生采样波门进行采样；另一种是用户直接外部触发信号当作采样波门进行采样，下面分别说明两种采样方式的参数设置：
第一种方式，实际运行中，用户需要设置的主要参数有：
1).DELAY_COUNT：触发延迟计数。此计数为触发脉冲到来后到采样使能之间的计数，计数时钟为AD采样时钟的二分频，长度为32位计数器。这个参数在FPGA程序中对应变量为acq_cunt。
2).SAMPLE_COUNT：采样计数。此计数为采样使能的宽度计数，计数时钟为AD采样时钟的二分频，长度为32位计数器。在进行DDC时，用户需要根据抽取数计算原始数据的采样长度。这个参数在FPGA程序中对应变量为sap_cunt。
3).IRQ_COUNT：中断计数。此计数为采样过程中向DSP发送中断的计数，计数时钟为AD采样时钟的二分频，长度为32位计数器。用户根据需要设定计数长度，控制中断的次数；如果一次采样只需要采样结束后发出中断，与采样计数设置成一样的就行了；如果进行长时间采样，为了避免FIFO填满，可以设置为写入一定的数据就产生中断，DSP进行读取，还需要设置CTL_REG，进行触发和数据格式的选择。
另一种方式是用户使用外部的触发脉冲直接作为采样波门，则上面的寄存器不需要设置，只需要设置CTL_REG，进行触发和数据格式的选择；然后设置寄存器SAMPLE_EN_CTL开始采样就可以。具体的时序控制方式如下：
1).DSP设置寄存器SAMPLE_EN_CTL，使能采样
2).FPGA检测到触发信号的上升沿，开始采样
3).FPGA检测到触发信号的下降沿，停止采样
4).FPGA在采样完成后，向DSP发出中断
5、前面版调试接口
J30JA-25ZKW-J管脚定义如表4：
| 管脚号 | 定义 | 管脚号 | 定义 |
| 1 | TMS_FPGA2 | 14 | |
| 2 | TDI_FPGA2 | 15 | |
| 3 | TDO_FPGA2 | 16 | |
| 4 | TCK_FPGA2 | 17 | |
| 5 | DGND_FPGA2 | 18 | |
| 6 | VCC_FPGA2 | 19 | |
| 7 | /EMU_DSP2 | 20 | |
| 8 | TMS_DSP2 | 21 | |
| 9 | TCK_DSP2 | 22 | |
| 10 | /TRST_DSP2 | 23 | |
| 11 | TDI_DSP2 | 24 | |
| 12 | TDO_DSP2 | 25 | |
| 13 | DGND_DSP |
前面板LED指示灯如表5所示：
用户跳线设置如表6所示：
CPCI J3接口定义如表7所示：
| A | B | C | D | E | |
| 1 | IO-A1 | IO-B1 | GND | IO-D1 | IO-E1 |
| 2 | IO-A2 | IO-B2 | GND | IO-D2 | IO-E2 |
| 3 | IO-A3 | IO-B3 | GND | IO-D3 | IO-E3 |
| 4 | IO-A4 | IO-B4 | GND | IO-D4 | IO-E4 |
| 5 | IO-A5 | IO-B5 | GND | IO-D5 | IO-E5 |
| 6 | IO-A6 | IO-B6 | GND | IO-D6 | IO-E6 |
| 7 | IO-A7 | IO-B7 | GND | IO-D7 | IO-E7 |
| 8 | IO-A8 | IO-B8 | GND | IO-D8 | IO-E8 |
| 9 | IO-A9 | IO-B9 | GND | IO-D9 | IO-E9 |
| 10 | IO-A10 | IO-B10 | GND | IO-D10 | IO-E10 |
| 11 | IO-A11 | IO-B11 | GND | IO-D11 | IO-E11 |
| 12 | IO-A12 | IO-B12 | GND | IO-D12 | IO-E12 |
| 13 | IO-A13 | IO-B13 | GND | IO-D13 | IO-E13 |
| 14 | IO-A14 | IO-B14 | GND | IO-D14 | IO-E14 |
| 15 | IO-A15 | IO-B15 | GND | IO-D15 | IO-E15 |
| 16 | IO-A16 | IO-B16 | GND | IO-D16 | IO-E16 |
| 17 | RS485-CH1P | RS485-CH1N | GND | RS485-CH2P | RS485-CH2N |
| 18 | IO-A18 | IO-B18 | GND | IO-D18 | IO-E18 |
| 19 | IO-A19 | IO-B19 | GND | IO-D19 | IO-E19 |
本实施例采集板中的原件型号及数量如下表所示：
本数据采集板技术参数如下：
模拟输入通道数：4；模拟连接器类型：SMA同轴；输入信号频率范围：3MHz-1400MHz；输入阻抗：50Ohm；输入信号幅度：5Vpp；ADC分辨率：16bit；最大采样率：160MSPS；输入时钟信号幅度：500mVpp；总线接口：符合PCI V 2.2协议，支持32位、66MHz时钟PCI总线。工作环境：-20℃-65℃；湿度：95％非冷凝。
除上述实施例外，本实用新型还可以有其他实施方式。凡采用等同替换或等效变换形成的技术方案，均落在本实用新型要求的保护范围。
Claims (9)
1.一种基于CPCI接口的多通道数据采集板，包括安装于CPCI机箱的槽位板，其特征在于：所述槽位板上集成有存储器、DSP处理器、主FPGA芯片、两个辅助FPGA芯片以及两个AD转换器；所述主FPGA芯片包括AD数据接收模块和数据处理模块；
所述存储器的数据接口与主FPGA芯片的数据处理模块信号连接；所述主FPGA芯片与DSP处理器之间通过第一个辅助FPGA芯片信号连接；所述主FPGA芯片与所述机箱的J3接口通过第二个辅助FPGA芯片信号连接；所述AD转换器与主FPGA芯片的数据接收模块信号连接；所述数据接收模块与数据处理模块信号连接。
2.根据权利要求1所述的基于CPCI接口的多通道数据采集板，其特征在于：还包括PCI芯片；所述DSP处理器与PCI芯片之间通过第一个辅助FPGA芯片信号连接；所述PCI芯片与所述机箱的J1接口信号连接。
3.根据权利要求2所述的基于CPCI接口的多通道数据采集板，其特征在于：所述主FPGA芯片还包括DDR3接口、QDRII接口、IO总线接口以及BUS总线接口；所述存储器通过DDR3接口和QDRII接口与数据处理模块信号连接；所述第一个辅助FPGA芯片通过BUS总线与主FPGA芯片信号连接；所述第二个辅助FPGA芯片通过IO总线接口与主FPGA芯片信号连接；所述AD数据接收模块与BUS总线接口信号连接。
4.根据权利要求3所述的基于CPCI接口的多通道数据采集板，其特征在于: 所述主FPGA芯片内设有数字下变频DDC模块。
5.根据权利要求4所述的基于CPCI接口的多通道数据采集板，其特征在于: 所述主FPGA芯片内ADC数据的传输路径为ADC数据直接写入FIFO后由DSP读取，或ADC数据经DDC模块转换成DDC数据再写入FIFO由DSP读取，或ADC数据直接写入DDR3或者QDRII存储器，再由主FPGA芯片通过第一个辅助FPGA芯片传至DSP读取。
6.根据权利要求5所述的基于CPCI接口的多通道数据采集板，其特征在于:所述AD转换器为双路160M采样率16bit 的AD变换器。
7.根据权利要求6所述的基于CPCI接口的多通道数据采集板，其特征在于:所述CPCI机箱为6UCPCI机箱。
8.根据权利要求7所述的基于CPCI接口的多通道数据采集板，其特征在于:所述存储器为2M*36bit的QDRII SRAM和128M*64bit的DDR3。
9.根据权利要求8所述的基于CPCI接口的多通道数据采集板，其特征在于:所述DSP处理器为600MHz的TS201处理器。
Priority Applications (1)
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| CN201821065759.8U CN208367681U (zh) | 2018-07-05 | 2018-07-05 | 一种基于cpci接口的多通道数据采集板 |
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Family Applications (1)
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| CN201821065759.8U Active CN208367681U (zh) | 2018-07-05 | 2018-07-05 | 一种基于cpci接口的多通道数据采集板 |
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