CN208352291U - 整流器件 - Google Patents
整流器件 Download PDFInfo
- Publication number
- CN208352291U CN208352291U CN201820785986.1U CN201820785986U CN208352291U CN 208352291 U CN208352291 U CN 208352291U CN 201820785986 U CN201820785986 U CN 201820785986U CN 208352291 U CN208352291 U CN 208352291U
- Authority
- CN
- China
- Prior art keywords
- pin
- chip
- frame
- rectifying device
- bonding wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
- H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Rectifiers (AREA)
Abstract
本实用新型涉及一种整流器件。所述整流器件包括框架及焊接在所述框架上的至少一个芯片,所述整流器件还包括键合丝、第一引脚、第二引脚和第三引脚;所述键合丝用于实现所述芯片引脚之间的连接;所述第一引脚、所述第二引脚与所述框架绝缘,所述第三引脚与所述框架导通;所述第一引脚和所述第二引脚设置在所述框架的第一侧,所述第三引脚设置在所述框架相对所述第一引脚和所述第二引脚设置的第二侧。上述整流器件通过将芯片焊接在框架上,同时利用键合丝实现芯片与各引脚之间的连接,可使得本实用新型的整流器件反向击穿电压比传统的要高,反向恢复时间比传统的二极管要短,并且所需的导通电压也较低。
Description
技术领域
本实用新型涉及电子技术领域,特别是涉及一种整流器件。
背景技术
目前市场上应用的整流器件中,一般采用肖特基二极管作为输出整流端,但是由于肖特基二极管导通电压高,导致输出电压低,效率低下。在对效率要求越来越高的电路中,传统的肖特基二极管已经明显不能满足要求。
同步整流器件是近年来问世的新型半导体器件,具有开关特性好、反向恢复时间短、正向电流大、等优点。同步整流器件的反向恢复时间一般为几十纳秒,正向压降约为0.1V,正向电流是几安培至几千安培,反向峰值电压可达几十至几百伏。
虽然现有的同步整流的导通电压比传统肖特基二极管低,但是由于现有的同步整流器件体积大,外围复杂,封装不能和传统肖特基相吻合。在越做越小的充电器中,不利于同步整流器件的推广和使用。
实用新型内容
基于此,有必要针对上述问题,提供一种导通电压低、体积小、外围简单的整流器件。
一种整流器件,所述的整流器件包括框架及焊接在所述框架上的芯片,所述整流器件还包括键合丝、第一引脚、第二引脚和第三引脚;所述键合丝用于实现所述芯片与引脚之间的连接;所述第一引脚、所述第二引脚与所述框架绝缘,所述第三引脚与所述框架导通;所述第一引脚和所述第二引脚设置在所述框架的第一侧,所述第三引脚设置在所述框架相对所述第一引脚和所述第二引脚设置的第二侧。
在其中一个实施例中,所述芯片包括第一芯片和第二芯片,所述第一芯片与所述框架焊接接触的一面通过绝缘胶粘合,所述第二芯片与所述框架焊接接触的一面通过导电胶粘合。
在其中一个实施例中,所述第一芯片的电源端通过键合丝与所述第二芯片的电源端连接,所述第一芯片的接地端通过键合丝与所述第二芯片的接地端连接,所述第一芯片的输出端通过键合丝与所述框架连接。
在其中一个实施例中,所述第一芯片内部的二极管产生的PN结作为所述第一芯片的电源端。
在其中一个实施例中,所述第二芯片的接地端通过键合丝与所述第一引脚和所述第二引脚连接;所述第二芯片的输出端设置在所述第二芯片与所述框架焊接接触的一面。
在其中一个实施例中,所述第一引脚和所述第二引脚为所述整流器件的输入端,所述第三引脚为所述整流器件的输出端。
在其中一个实施例中,所述第一芯片、所述第二芯片及所述键合丝通过塑料外壳密封。
在其中一个实施例中,所述整流器件采用TO-277封装。
上述整流器件通过将第一芯片通过绝缘胶焊接在框架上,将第二芯片通过导电胶焊接在框架上,并且因为第一引脚、第二引脚与框架绝缘,第三引脚与框架导通,同时利用键合丝将芯片与引脚连接,可使得本发明的整流器件反向击穿电压比传统的要高,并且所需的导通电阻也较小,可以很好的满足实际工作的需要。同时由于采用TO-277封装,使得整流器件的体积较小,并且外围简单。
附图说明
图1为一实施例中的整流器件的结构示意图;
图2为一实施例中的封装成品的数学模型图;
图3为一实施例中的封装成品图;
图4为一实施例中的整流器件的工作原理图。
具体实施方式
为了便于理解本发明,下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施方式。但是,本发明可以以许多不同的形式来实现,并不限于本文所描述的实施方式。相反地,提供这些实施方式的目的是使对本发明的公开内容理解的更加透彻全面。
需要说明的是,当元件被称为“固定于”另一个元件,它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件,它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的,并不表示是唯一的实施方式。
除非另有定义,本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的,不是旨在于限制本发明。
请参照图1,为一实施例中的整流器件的结构示意图。一种整流器件可以包括框架21、第一芯片22、键合丝23、第一引脚24、第二引脚25、第三引脚26 以及第二芯片27。其中,第一芯片22和第二芯片27焊接在框架21上,键合丝 23用于实现芯片22与引脚之间的连接。第一引脚24、第二引脚25与框架21之间绝缘,即第一引脚24、第二引脚25与框架21之间没有连接。第三引脚26与框架21导通,即第三引脚26与框架21连接或为一体。第一引脚24和第二引脚25设置在框架21的第一侧,第三引脚26设置在框架21相对第一引脚24和第二引脚25设置的第二侧,即第一引脚24与第二引脚25相对设置在框架21 的两侧。
在一个实施例中,第一芯片22与框架21焊接接触的一面通过绝缘胶粘合连接,第二芯片27与框架21焊接接触的一面通过导电胶粘合连接。也即是第一芯片22与框架21是绝缘的,而第二芯片27与框架21是导通的。其中,第一芯片22为整流器件的控制芯片,第二芯片27为整流器件的MOS管。
在一个实施例中,第一芯片22的电源端通过键合丝23与第二芯片27的电源端连接,第一芯片22的接地端通过键合丝23与第二芯片27的接地端连接,第一芯片22的输出端通过键合丝与框架21连接。如图1所示,第一芯片22上的C端即为第一芯片22的电源端,D端为第一芯片22的接地端,E端为第一芯片22的输出端。第一芯片22的电源端由第一芯片22内部的二极管产生的PN 结产生,其可以实现通过与第二芯片27的电源端通过键合丝23连接形成自供电。第二芯片27上的S端为第二芯片27的接地端,G端为第二芯片27的电源端,第二芯片27的输出端设置在第二芯片27与框架21焊接接触的一面上。
在一个实施例中,第二芯片27的接地端通过键合丝23与第一引脚24和第二引脚25连接。其中,由于第一引脚24和第二引脚25为导通的,故,在使用键合丝23连接的时候,只需要将第二芯片27的接地端与第一引脚24或者第二引脚25连接即可。将连接好的第一芯片22、第二芯片27以及键合丝23通过塑料外壳进行进一步的密封。
在一个实施例中,整流器件采用TO-277封装,封装之后的成品图如图3所示,其具体的模型参数可以参照图2所示,同时,本领域技术人员可以根据实际需要对模型参数进行选择和调整。同时封装之后的器件支持非连续电流模式和准谐振反激变换器。
上述实施例,将第一芯片通过绝缘胶焊接在框架上,将第二芯片通过导电胶焊接在框架上,并且因为第一引脚、第二引脚与框架绝缘,第三引脚与框架导通,同时利用键合丝将芯片与引脚连接,可使得本发明的整流器件反向击穿电压比传统的要高,并且所需的导通电阻也较小,可以很好的满足实际工作的需要。同时由于采用TO-277封装,使得整流器件的体积较小,并且外围简单。
为了进一步让本发明表述得更为详尽,同时请参照图4,以下阐述本发明整流器件的工作原理:
当同步整流的电源端(VCC)电压从0V开始升高时,电路首先进入欠压锁定 (UVLO)状态,同步整流输出驱动电压为低电平,电路处于关闭状态,此时内部 N沟道MOSFET处于寄生二极管整流状态。电源端(VCC)电压继续上升,当电源端(VCC)达到VCC_ON时,内部控制模块启动。电路通过输出端(Drain)检测VDS电压,当VDS电压低于VTHON的阈值时,电路内部产生一个驱动信号经过一定延时后去驱动内部MOSFET管导通,此时电流立即从内部寄生的二极管上转移到导通的MOSFET管上。随着存储在变压器上的能量慢慢释放完毕,通过MOSFET的电流也将慢慢减小到0,VDS的电压也将慢慢上升,当输出端(Drain)检测到VDS电压高于VTHOFF的阈值时,驱动电压经过一定延时后关闭,MOSFET管再次进入截止状态。
自供电原理:
在PSR(Primary-side Regulation Feedback)电源系统工作中,当原边绕组导通时,副边同名端电位(GND端)会出现一个小于-10V的负脉冲电压(宽度为Tonp),利用输出端(SW)与接地端(GND)之间的电压差,通过内部特定的自供电回路,可对同步整流的电源端(VCC)电容充电;当系统处于退磁时间和自谐振时间段时,系统停止对电源端(VCC)电容充电,利用电源端(VCC)电容的储能对电路持续供电。
在一个实施例中,还提供一种整流器件中芯片的生产工艺。包括如下步骤:
(1)、一次扩散(封闭扩散):清洗干净的原始硅片,在1200℃~1250℃扩散炉恒温扩散,采用99.9999%纯镓源扩散,表面浓度为1017~1018/cm3。
(2)、单面去P型:用磨片机磨掉扩散片的一面P型面。
(3)、磷沉积:清洗干净的去掉一面的扩散片,在1000℃~1150℃扩散炉恒温扩散,采用液态源三氯氧磷(POCl3)扩散,表面浓度为≥1×1019/cm3~ 9×1019/cm3。
(4)、P面去磷:用丝网印刷机印刷磨过的那一面,将P型面的磷腐蚀掉。
(5)、磷推进:清洗干净扩散片,在1200℃~1250℃扩散炉恒温推进。
(6)、杂质纸源扩散:清洗干净扩散片,1200℃~1250℃扩散炉BP纸杂质纸源扩散,P和N型面表面浓度均为1×1021/cm3~10×1021/cm3。
(7)、氧化:清洗干净扩散片,1200℃~1250℃扩散炉恒温氧化。
(8)、硅片扩铂:清洗干净扩散片,扩散炉恒温扩散15~45分钟,温度800℃至950℃,铂液采用三氯化铂溶液,浓度为0.5%~2.5%。
(9)、割圆:用割圆机将扩铂硅片割成所需大小。
(10)、烧结:清洗干净扩散片、圆钼片、铝硅片,按顺序装入模具,放进 650℃~700℃的烧结炉中进行烧结合金。
(11)、蒸发坚膜:烧结好的芯片,清洗干净放进镀膜机中蒸铝,再放进烧结炉中坚膜合金。
(12)、喷角:蒸发坚膜好的芯片,在喷角机上喷出正角。
(13)、磨角腐蚀保护:将喷角的芯片,在磨角机上磨出小的斜角,在旋转腐蚀机上进行酸腐蚀,然后涂胶保护,常、高温固化,形成完整的芯片。
(14)、中测:芯片分别在伏安特性测试仪、通态压降测试台上测试耐压和正向压降。
(15)、芯片电子辐照:测试合格的芯片,到中照单位去进行电子辐照,辐照剂量106rad~108rad。
将制作好的芯片22通过焊料焊接在框架21上,即粘片工艺。在粘片工艺中,胶水为低温含银导电胶,保护气体为氢气与氮气的混合气体,并且氢气占混合气体的15%-30%,混合气体用量为5L/min-30L/min,粘片时间为50ms- 300ms,框架加热温度为175±5℃。
采用键合丝23连接芯片22的阳极与第一引脚24或第二引脚25,即键合工艺。键合丝23为硅铝丝。
用塑封外壳密封芯片22和键合丝23,即塑封工艺。在塑封工艺中,模具表面温度控制在150℃-200℃,预热台表面温度控制在150±30℃,合模压力控制在8MPa-14MPa,注进压力控制在2MPa-6MPa,实际注进时间控制在10s- 20s,固化时间不得小于60s/模-200s/模。整流器件采用TO-277封装,封装成品如图4所示。
接着进行固化、电镀、切筋、测试等工艺,最后将测试合格的整流器件包装入库。
采用上述外延工艺和铂液态源扩散工艺制得的芯片22来形成整流器件,从而可以使整流器件的导通电阻小,经测试,内置MOS芯片的导通电阻可以达到7 mΩ-10mΩ。另外,由于通过化学腐蚀工艺形成台面,并通过玻璃钝化工艺保护PN结,可以减小表面污染,从而降低表面漏电流,提高反向击穿电压,反向击穿电压可以达到45V-60V,栅极阈值电压在1V-2V之间。
整流器件的主要测试参数如下表所示:
测试参数 | 测试值 |
反向电压 | 45-60V |
导通电阻 | 7-10mΩ |
开启阈值 | ≤-0.4V |
关闭阈值 | -15~-10mV |
根据表中数据可以知道,本发明的整流器件的反向击穿电压可以达到45V -60V,栅极阈值电压在1V-2V之间,同时导通电阻可以达到7mΩ-10mΩ。
以上所述实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本实用新型的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对实用新型专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本实用新型构思的前提下,还可以做出若干变形和改进,这些都属于本实用新型的保护范围。因此,本实用新型专利的保护范围应以所附权利要求为准。
Claims (8)
1.一种整流器件,所述整流器件包括框架及焊接在所述框架上的芯片,其特征在于,所述整流器件还包括键合丝、第一引脚、第二引脚和第三引脚;所述键合丝用于实现所述芯片与引脚之间的连接;所述第一引脚、所述第二引脚与所述框架绝缘,所述第三引脚与所述框架导通;所述第一引脚和所述第二引脚设置在所述框架的第一侧,所述第三引脚设置在所述框架相对所述第一引脚和所述第二引脚设置的第二侧。
2.根据权利要求1所述的整流器件,其特征在于,所述芯片包括第一芯片和第二芯片,所述第一芯片与所述框架焊接接触的一面通过绝缘胶粘合,所述第二芯片与所述框架焊接接触的一面通过导电胶粘合。
3.根据权利要求2所述的整流器件,其特征在于,所述第一芯片的电源端通过键合丝与所述第二芯片的电源端连接,所述第一芯片的接地端通过键合丝与所述第二芯片的接地端连接,所述第一芯片的输出端通过键合丝与所述框架连接。
4.根据权利要求3所述的整流器件,其特征在于,所述第一芯片内部的二极管产生的PN结作为所述第一芯片的电源端。
5.根据权利要求3所述的整流器件,其特征在于,所述第二芯片的接地端通过键合丝与所述第一引脚和所述第二引脚连接;所述第二芯片的输出端设置在所述第二芯片与所述框架焊接接触的一面。
6.根据权利要求3所述的整流器件,其特征在于,所述第一引脚和所述第二引脚为所述整流器件的输入端,所述第三引脚为所述整流器件的输出端。
7.根据权利要求2所述的整流器件,其特征在于,所述第一芯片、所述第二芯片及所述键合丝通过塑料外壳密封。
8.根据权利要求1-7任一项权利要求所述的整流器件,其特征在于,所述整流器件采用TO-277封装。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201820785986.1U CN208352291U (zh) | 2018-05-24 | 2018-05-24 | 整流器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201820785986.1U CN208352291U (zh) | 2018-05-24 | 2018-05-24 | 整流器件 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN208352291U true CN208352291U (zh) | 2019-01-08 |
Family
ID=64890484
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201820785986.1U Active CN208352291U (zh) | 2018-05-24 | 2018-05-24 | 整流器件 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN208352291U (zh) |
-
2018
- 2018-05-24 CN CN201820785986.1U patent/CN208352291U/zh active Active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10700216B2 (en) | Bidirectional bipolar-mode JFET driver circuitry | |
EP2954557B1 (en) | A bipolar junction transistor structure | |
US20170287721A1 (en) | Anodic etching of substrates | |
US9350254B2 (en) | Low forward voltage rectifier | |
US20160005732A1 (en) | Bipolar junction transistor structure | |
CN107464785A (zh) | 一种多支路交错排布的双面散热功率模块 | |
CN107170738B (zh) | 一种低电容单向tvs器件及其制造方法 | |
CN103490755B (zh) | Mos芯片并联均流集成开关及其封装模块 | |
CN105391297A (zh) | 半导体装置 | |
US20210351178A1 (en) | Double-sided vertical power transistor structure | |
CN208352291U (zh) | 整流器件 | |
CN201440416U (zh) | 快恢复二极管 | |
CN105072765B (zh) | 一种桥式led恒流驱动芯片 | |
US9641065B2 (en) | AC line filter and AC-to-DC rectifier module | |
CN110060965A (zh) | 免封装二极管及其加工工艺 | |
CN202872672U (zh) | 一种离线低压直流输出电路及其晶片 | |
CN205582943U (zh) | 一种集成保护台面晶闸管 | |
CN201438466U (zh) | 超快恢复二极管 | |
CN209709931U (zh) | 一种三相整流电路中晶闸管的恒流驱动电路 | |
CN107331654A (zh) | 一种整流桥器件及其制作方法 | |
CN104916737B (zh) | 一种光伏旁路模块的封装工艺 | |
CN207602544U (zh) | 一种多支路交错排布的双面散热功率模块 | |
CN208924103U (zh) | 无损同步吸收电路、升压和降压开关电源电路 | |
CN207518546U (zh) | 一种太阳能电池旁路二极管模块 | |
US20130153016A1 (en) | Solar Cell Flip Chip Package Structure and Method for Manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GR01 | Patent grant | ||
GR01 | Patent grant |