CN208350951U - 一种芯片量产测试系统 - Google Patents
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Abstract
本实用新型提供了一种芯片量产测试系统，包括硬核处理器系统单元、乒乓缓存单元和向量比较单元；硬核处理器系统单元用于从外置存储器中读取测试向量数据；乒乓缓存单元用于从硬核处理器系统单元中高速读取测试向量数据，对读取的测试向量数据进行缓存，并将测试向量数据低速输出至向量比较单元；向量比较单元用于接收乒乓缓冲单元输出的测试向量数据，将接收的测试向量数据输出至待测芯片，并接收待测芯片产生的期待向量数据，将期待向量数据与测试向量数据进行对比后，产生待测芯片的测试结果。由于外置存储器的存储空间较大，因此，可以解决FPGA内置的RAM无法存放下测试向量的问题。
Description
技术领域
本实用新型涉及量产测试技术领域，更具体地说，涉及一种芯片量产测试系统。
背景技术
量产测试主要用于验证芯片是否能够完成设计所预期的工作或功能，是芯片大规模供货前的一道必经步骤。对于现有的数模混合芯片而言，不单单要对其进行模拟部分的测试，而且要对其进行数字部分的测试。并且，对于数字逻辑单元较多的芯片而言，一定要做数字向量的扫描链测试，以提高芯片产品的供货良率。
而在进行量产测试时，小规模的测试向量仅需要存放在测试机即FPGA(FieldProgrammable Gate Array，现场可编程门阵列)内置的RAM(random access memory，随机存储器)中即可。但是，随着芯片的集成度越来越高，单个芯片测试向量所需的存储空间也越来越大，因此，会导致RAM无法存放下测试向量，进而导致FPGA无法对芯片进行数字向量的扫描链测试。
实用新型内容
有鉴于此，本实用新型提供了一种芯片量产测试系统，以解决现有的FPGA内置的RAM无法存放下测试向量的问题。
为实现上述目的，本实用新型提供如下技术方案：
一种芯片量产测试系统，包括硬核处理器系统单元、乒乓缓存单元和向量比较单元；
所述硬核处理器系统单元用于从外置存储器中读取测试向量数据；
所述乒乓缓存单元用于从所述硬核处理器系统单元中高速读取测试向量数据，对读取的所述测试向量数据进行缓存，并将所述测试向量数据低速输出至所述向量比较单元；
所述向量比较单元用于接收所述乒乓缓冲单元输出的测试向量数据，将接收的所述测试向量数据输出至待测芯片，并接收所述待测芯片产生的期待向量数据，将所述期待向量数据与所述测试向量数据进行对比后，产生所述待测芯片的测试结果。
优选地，所述乒乓缓存单元包括缓存控制模块和两个缓存区；
所述缓存区用于缓存测试向量数据；
所述缓存控制模块用于控制所述两个缓存区交替从所述硬核处理器系统单元中读取测试向量数据，并控制所述两个缓存区交替向所述向量比较单元输出测试向量数据。
优选地，还包括时钟复位单元；
所述时钟复位单元用于向所述乒乓缓存单元输入高速时钟信号和低速时钟信号，以使所述缓存控制模块根据所述高速时钟信号控制所述两个缓存区交替从所述硬核处理器系统单元中读取测试向量数据、根据所述低速时钟信号控制所述两个缓存区交替向所述向量比较单元输出测试向量数据；
所述时钟复位单元还用于向所述乒乓缓存单元输入高速复位信号和低速复位信号，以使所述缓存控制模块根据所述高速复位信号对所述两个缓存区从所述硬核处理器系统单元中读取的测试向量数据进行清零、根据所述低速复位信号对所述两个缓存区输出至所述向量比较单元的测试向量数据进行清零。
优选地，所述向量比较单元包括时序控制模块、数据比对模块和状态指示模块；
所述时序控制模块用于接收所述乒乓缓冲单元输出的测试向量数据，将接收的所述测试向量数据输出至待测芯片；
所述数据比对模块用于接收所述待测芯片产生的期待向量数据，将所述期待向量数据与所述测试向量数据进行对比后，产生所述待测芯片的测试结果；
所述状态指示模块用于输出所述待测芯片的测试结果，所述测试结果为合格或不合格。
优选地，还包括配置单元；
所述配置单元用于对所述乒乓缓冲单元和所述向量比较单元的模式进行配置，以使所述乒乓缓冲单元和所述向量比较单元对待测芯片在不同模式下的数字功能进行测试；
所述配置单元还用于接收并存储所述向量比较单元输出的测试结果以及所述乒乓缓存单元输出的错误信息。
优选地，所述外置存储器为SD卡；所述硬核处理器系统单元为Altera FPGA自带的硬核处理器系统。
与现有技术相比，本实用新型所提供的技术方案具有以下优点：
本实用新型所提供的芯片量产测试系统，通过外置存储器存储测试向量数据，通过硬核处理器系统单元从外置存储器中读取测试向量数据，通过乒乓缓存单元从硬核处理器系统单元中高速读取测试向量数据，对读取的测试向量数据进行缓存，并将测试向量数据低速输出至向量比较单元，以使向量比较单元根据测试向量数据对待测芯片进行测试、产生测试结果。
由于外置存储器的存储空间较大，且可以根据实际需要选取不同存储空间的外置存储器存储测试向量数据，因此，可以解决FPGA内置的RAM无法存放下测试向量的问题，并且，通过硬核处理器系统单元和乒乓缓存单元可以解决向量比较单元无法直接读取外置存储器存储的测试向量数据的问题。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本实用新型实施例提供的一种芯片测试系统的结构示意图；
图2为本实用新型实施例提供的另一种芯片测试系统的结构示意图；
图3为本实用新型实施例提供的又一种芯片测试系统的结构示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
本实用新型实施例提供了一种芯片量产测试系统，用于对数模混合芯片进行数字测试，尤其是对数模混合芯片进行数字向量的扫描链测试。
本实用新型实施例中，测试向量数据存储在外置存储器10中。优选地，外置存储器10为SD卡(Secure Digital Memory Card，SD card)。需要说明的是，测试向量就是用来对待测芯片14进行测试的激励信号，是每个时钟周期应用于芯片管脚的用于测试或操作的逻辑1和逻辑0数据。
本实施例中，如图1所示，测试系统包括硬核处理器系统单元11、乒乓缓存单元12和向量比较单元13。
硬核处理器系统单元11用于从外置存储器10中读取测试向量数据。优选地，硬核处理器系统单元11为Altera FPGA自带的硬核处理器系统，该硬核处理器系统具有SD卡接口，可以读取SD卡中存储的测试向量数据。
乒乓缓存单元12用于从硬核处理器系统单元11中高速读取测试向量数据，对读取的测试向量数据进行缓存，并将测试向量数据低速输出至向量比较单元13。
向量比较单元13用于接收乒乓缓冲单元12输出的测试向量数据，将接收的测试向量数据输出至待测芯片14，并接收待测芯片14产生的期待向量数据，将期待向量数据与测试向量数据进行对比后，产生待测芯片的测试结果。
本实施例中，如图2所示，乒乓缓存单元12包括缓存控制模块120和两个缓存区121、122。
缓存区121、122用于缓存测试向量数据；
缓存控制模块120用于控制两个缓存区121、122交替从硬核处理器系统单元11中读取测试向量数据，并控制两个缓存区121、122交替向向量比较单元13输出测试向量数据。
具体地，缓存控制模块120控制两个缓存区121、122依次从硬核处理器系统单元11中读取测试向量数据，当其中一个缓存区121存满后，缓存控制模块120会控制缓存区121向所述向量比较单元13输出测试向量数据，当缓存区122存满且缓存区121内的数据全部传输至向量比较单元13后，缓存控制模块120会控制缓存区122向所述向量比较单元13输出测试向量数据，并控制缓存区121从硬核处理器系统单元11中读取测试向量数据，以此类推，直到全部数据读取和传输完成。
由于不同模块往往工作在不同的频率下，即不同模块的时钟域不同，而硬核处理器系统单元11工作在高速时钟的CPU(中央处理器)时钟域，而向量比较单元13和待测芯片14工作在低速时钟的system(系统)时钟域，因此，本实用新型实施例中通过乒乓缓存单元12跨时钟域(从中央处理器时钟域到系统时钟域)，将测试向量数据从硬核处理器系统单元11传输至待测芯片14，从而解决了向量比较单元无法直接读取外置存储器存储的测试向量数据的问题。
此外，如图1所示，向量比较单元13包括时序控制模块130、数据比对模块131和状态指示模块132。时序控制模块130用于接收乒乓缓冲单元12输出的测试向量数据，将接收的测试向量数据输出至待测芯片14；数据比对模块131用于接收待测芯片14产生的期待向量数据，将期待向量数据与测试向量数据进行对比后，产生待测芯片的测试结果；状态指示模块132用于输出待测芯片14的测试结果，所述测试结果为合格或不合格。其中，数据比对模块131需要在设定的时钟周期内完成所有期待向量数据与测试向量数据的对比。
需要说明的是，本实用新型实施例中的硬核处理器系统单元11、乒乓缓存单元12和向量比较单元13构成的测试系统或测试机是基于Altera FPGA实现的。并且，为了保证测试机与待测芯片14之间的信号传输质量，将测试机即Altera FPGA未使用的GPIO(General-Purpose Input/Output Ports，通用I/O端口)端口与待测芯片14的接地端相连，且GPIO端口全部输出零电平，从而可以提高测试机和待测芯片14的共地性能，增加测试机即测试系统的稳定性。
在上述实施例的基础上，如图2所示，本实用新型中的芯片测试系统还包括时钟复位单元15。
时钟复位单元15用于向乒乓缓存单元12输入高速时钟信号CPU_clk和低速时钟信号SYS_clk，以使缓存控制模块120根据高速时钟信号CPU_clk控制两个缓存区121、122交替从硬核处理器系统单元11中读取测试向量数据、根据低速时钟信号SYS_clk控制两个缓存区121、122交替向所述向量比较单元13输出测试向量数据；
时钟复位单元15还用于向乒乓缓存单元12输入高速复位信号CPU_reset和低速复位信号SYS_reset，以使缓存控制模块120根据高速复位信号CPU_reset对两个缓存区121、122从硬核处理器系统单元11中读取的测试向量数据进行清零、根据低速复位信号SYS_reset对两个缓存区121、122输出至向量比较单元13的测试向量数据进行清零。
具体地，时钟复位单元15是根据FPGA的时钟信号即FPGA_clk1_50生成的高速时钟信号CPU_clk和低速时钟信号SYS_clk，时钟复位单元15是根据用户通过按键输入的复位指令生成的高速复位信号CPU_reset和低速复位信号SYS_reset。其中，用户在对不同芯片进行测试时，需要对测试数据进行清零，此时，用户可以通过按键输入的复位指令。
在上述实施例的基础上，如图3所示，本实用新型中的芯片测试系统还包括配置单元16。优选地，该配置单元16为12C配置单元。
其中，配置单元16用于对乒乓缓冲单元12和向量比较单元13的模式进行配置，以使乒乓缓冲单元12和向量比较单元13对待测芯片14在不同模式下的数字功能进行测试；并且，配置单元16还用于接收向量比较单元13输出的测试结果以及乒乓缓存单元12输出的错误信息等。
需要说明的是，该配置单元16包括寄存器组，该配置单元16通过寄存器配置乒乓缓存单元12和向量比较单元13等各个单元的模式，并接收各个模式的测试结果，以通过配置单元16的12C接口读取待测芯片14的测试结果。
本实用新型所提供的芯片量产测试系统，通过外置存储器存储测试向量数据，通过硬核处理器系统单元从外置存储器中读取测试向量数据，通过乒乓缓存单元从硬核处理器系统单元中高速读取测试向量数据，对读取的测试向量数据进行缓存，并将测试向量数据低速输出至向量比较单元，以使向量比较单元根据测试向量数据对待测芯片进行测试、产生测试结果。
由于外置存储器的存储空间较大，且可以根据实际需要选取不同存储空间的外置存储器存储测试向量数据，因此，可以解决FPGA内置的RAM无法存放下测试向量的问题，并且，通过硬核处理器系统单元和乒乓缓存单元可以解决向量比较单元无法直接读取外置存储器存储的测试向量数据的问题。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (6)
1.一种芯片量产测试系统，其特征在于，包括硬核处理器系统单元、乒乓缓存单元和向量比较单元；
所述硬核处理器系统单元用于从外置存储器中读取测试向量数据；
所述乒乓缓存单元用于从所述硬核处理器系统单元中高速读取测试向量数据，对读取的所述测试向量数据进行缓存，并将所述测试向量数据低速输出至所述向量比较单元；
所述向量比较单元用于接收所述乒乓缓冲单元输出的测试向量数据，将接收的所述测试向量数据输出至待测芯片，并接收所述待测芯片产生的期待向量数据，将所述期待向量数据与所述测试向量数据进行对比后，产生所述待测芯片的测试结果。
2.根据权利要求1所述的测试系统，其特征在于，所述乒乓缓存单元包括缓存控制模块和两个缓存区；
所述缓存区用于缓存测试向量数据；
所述缓存控制模块用于控制所述两个缓存区交替从所述硬核处理器系统单元中读取测试向量数据，并控制所述两个缓存区交替向所述向量比较单元输出测试向量数据。
3.根据权利要求2所述的测试系统，其特征在于，还包括时钟复位单元；
所述时钟复位单元用于向所述乒乓缓存单元输入高速时钟信号和低速时钟信号，以使所述缓存控制模块根据所述高速时钟信号控制所述两个缓存区交替从所述硬核处理器系统单元中读取测试向量数据、根据所述低速时钟信号控制所述两个缓存区交替向所述向量比较单元输出测试向量数据；
所述时钟复位单元还用于向所述乒乓缓存单元输入高速复位信号和低速复位信号，以使所述缓存控制模块根据所述高速复位信号对所述两个缓存区从所述硬核处理器系统单元中读取的测试向量数据进行清零、根据所述低速复位信号对所述两个缓存区输出至所述向量比较单元的测试向量数据进行清零。
4.根据权利要求1所述的测试系统，其特征在于，所述向量比较单元包括时序控制模块、数据比对模块和状态指示模块；
所述时序控制模块用于接收所述乒乓缓冲单元输出的测试向量数据，将接收的所述测试向量数据输出至待测芯片；
所述数据比对模块用于接收所述待测芯片产生的期待向量数据，将所述期待向量数据与所述测试向量数据进行对比后，产生所述待测芯片的测试结果；
所述状态指示模块用于输出所述待测芯片的测试结果，所述测试结果为合格或不合格。
5.根据权利要求1所述的测试系统，其特征在于，还包括配置单元；
所述配置单元用于对所述乒乓缓冲单元和所述向量比较单元的模式进行配置，以使所述乒乓缓冲单元和所述向量比较单元对待测芯片在不同模式下的数字功能进行测试；
所述配置单元还用于接收并存储所述向量比较单元输出的测试结果以及所述乒乓缓存单元输出的错误信息。
6.根据权利要求1所述的测试系统，其特征在于，所述外置存储器为SD卡；所述硬核处理器系统单元为Altera FPGA自带的硬核处理器系统。
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Cited By (2)
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|---|---|---|---|---|
| CN108732487A (zh) * | 2018-07-26 | 2018-11-02 | 上海艾为电子技术股份有限公司 | 一种芯片量产测试系统和方法 |
| CN114850080A (zh) * | 2022-04-29 | 2022-08-05 | 上海艾为电子技术股份有限公司 | 一种量产测试方法、系统和存储介质 |
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| CN114850080A (zh) * | 2022-04-29 | 2022-08-05 | 上海艾为电子技术股份有限公司 | 一种量产测试方法、系统和存储介质 |
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