CN208141947U - 电感元件及滤波器 - Google Patents

Abstract

本申请公开了一种电感元件及滤波器，该电感元件包括：基板、磁芯、传输线层和多个导电件，基板上的环形容置槽将基板定义成中心部和外围部，中心部和外围部上分别开设多个内部和外部导通孔；磁芯收容在环形容置槽内；基板两侧各设置有至少一传输线层，每一传输线层包括多个跨接于内部和外部导通孔之间的导线图案；设置在内部和外部导通孔内的多个导电件顺次连接导线图案以形成绕磁芯的线圈回路；同一传输线层上的导线图案分为多组线路图案，每组中的相邻两导线图案的走线方向保持一致。在基板上形成绕磁芯的线圈回路，使得相邻导线图案走线方向保持一致，从而提高电感元件对共模信号的滤除性能。

Description

电感元件及滤波器

技术领域

本申请涉及集成电路技术领域，特别是涉及一种电感元件及滤波器。

背景技术

共模电感是一个以铁氧体为磁芯的共模干扰抑制器件，其对于共模信号具有抑制作用，而对于差模信号几乎不起作用。共模电感的工作原理是流过共模电流时磁环中的磁通相互叠加，从而具有相当大的电感量，对共模电流起到抑制作用，而当两线圈流过差模电流时，磁环中的磁通相互抵消，几乎没有电感量，所以差模电流可以无衰减地通过。因此，共模电感在平衡线路中能有效地抑制共模干扰信号，而对线路正常传输的差模信号无影响。

目前的共模电感常采用人工绕制的方式，将两个线圈绕在同一铁芯上。但是人工绕制误差较大，极难保证共模信号被完全滤除，且共模电感的一致性不高，产品良品率低。

发明内容

本申请主要解决的技术问题是提供一种电感元件及滤波器，以解决现有技术中电感元件不能完全滤除共模信号和一致性不高，良品率低的技术问题。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种电感元件，包括：基板，其上开设有环形容置槽，以将所述基板定义成位于所述环形容置槽内部的中心部以及位于所述环形容置槽外围的外围部，所述中心部上开设有贯穿所述基板的多个内部导通孔，所述外围部上开设有贯穿所述基板的多个外部导通孔；磁芯，收容在所述环形容置槽内；传输线层，所述基板相对的两侧各设置有至少一所述传输线层，其中，每一所述传输线层包括沿所述环形容置槽的周向间隔排布的多个导线图案，每一所述导线图案跨接于对应的一个所述内部导通孔和一个所述外部导通孔之间；和多个导电件，设置在所述内部导通孔和所述外部导通孔内，用于顺次连接所有所述传输线层上的所述导线图案，进而形成绕所述磁芯传输电流的线圈回路；其中，同一所述传输线层上的所有所述导线图案分为多组线路图案，每组所述线路图案中，相邻两所述导线图案的走线方向保持一致。

为解决上述技术问题，本申请采用的又一个技术方案是：提供一种滤波器，包括：至少一层基板，每一所述基板上均开设有多个环形容置槽；每一所述环形容置槽将所述基板划分为由所述环形容置槽围设的中心部以及围绕所述环形容置槽设置的外围部；每一所述中心部上均开设有贯穿所述基板的多个内部导通孔，且每一所述外围部上均开设有贯穿所述基板的多个外部导通孔；多个磁芯，容置于对应的所述环形容置槽内；传输线层，每一所述基板相对的两侧分别设置有至少一所述传输线层；每一所述传输线层均包括沿所述环形容置槽的周向间隔排布的多个导线图案，每一所述导线图案跨接于对应的一个所述内部导通孔和一个所述外部导通孔之间；和多个导电件，设置在所述内部导通孔和所述外部导通孔内，用于顺次连接每一所述基板上的两个所述传输线层上的所有所述导线图案，进而形成绕每一所述磁芯传输电流的线圈回路；其中，每一所述基板同一侧的所述传输线层上的所有所述导线图案分为多组线路图案，每组所述线路图案中，相邻两所述导线图案走线方向保持一致；每一所述基板上的多个所述中心部、对应的所述外围部和多个所述磁芯、多个所述导电件，以及位于每一所述基板相对两侧的所述传输线层构成依预设排布规则排列的至少两个电感元件；同一所述基板上，所有所述电感元件相互独立。

上述实施例的有益效果为：通过在基板的相对两侧形成多个导线图案，而后在基板上开设导通孔，并在导通孔内设置导电件以顺次连接位于基板相对两侧的传输线层上的导线图案，从而可以形成绕磁芯传输电流的线圈回路。相邻导线图案走线方向保持一致，可以使得两个线圈回路中的相位相同，从而对共模信号具有很大的抑制作用，进而提高电感元件对共模信号的滤除性能。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请一实施例中的电感元件的立体图；

图2是图1中电感元件的剖视结构示意图；

图3是图1中基板的立体结构示意图；

图4是图1中电感元件的俯视示意图；

图5是本申请另一实施例中电感元件的俯视示意图；

图6是图5中电感元件的剖视示意图；

图7是本申请另一实施例滤波器的立体结构示意图；

图8是图7中滤波器的基板的立体结构图。

具体实施方式

下面将对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在一个方面，本申请提供一种电感元件100。请一并参阅图1至图3，在本实施例中，该电感元件100大体上可包括：基板10、嵌入基板10内的磁芯20、位于基板10相对两侧的两个传输线层30，以及多个导电件40。

其中，如图3所示，在本实施例中，基板10可包括中心部12和环绕中心部12设置的外围部14。基板10的中心部12和外围部14之间形成一环形容置槽16，用于收容该磁芯20(图2中示出)。

在本实施例中，中心部12与外围部14可为一体结构，即通过在基板10的中心处开设环形容置槽16以将该基板10分成中心部12和外围部14。当然，在其他实施例中，该中心部12与外围部14可以为分体结构，例如在基板10中心处开设圆形容置槽后再将中心部12通过例如粘结等方式固定于该圆形容置槽内，使该中心部12与外围部14之间形成该环形容置槽16，且中心部12与外围部14的两端面齐平。

继续参阅图1-3，在中心部12上开设有多个贯穿基板10的内部导通孔13。其中，多个内部导通孔13邻近该中心部12的外侧壁设置，并沿该中心部12的周向排布。对应地，在外围部14上开设有多个贯穿基板10的外部导通孔15，且多个外部导通孔15邻近外围部14的内侧壁设置，即：内部导通孔13在中心部12的顶面环绕该磁芯20的顶部内周壁设置，外部导通孔15在外围部14的顶面环绕该磁芯20的顶部外周壁设置。

在本实施例中，如图4所示，内部导通孔13均匀分布在中心部12内。在同一平面上，所有内部导通孔13的中心连线形成一环形轨迹18，且该环形轨迹18的中心与磁芯20的中心重合。环形轨迹18可以为圆环形轨迹，也可以为椭圆形轨迹或者矩形轨迹等，此处不做限定。

当磁芯20为圆环形时，内部导通孔13也呈圆形分布。即，所有内部导通孔13的中心连线形成圆形轨迹，且该圆形轨迹的圆心与磁芯20的圆心重合。

在本实施例中，该环形容置槽16的截面形状与磁芯20的截面形状大体相同，以便于磁芯20可容置在环形容置槽16内。其中，该环形容置槽16的横截面形状可以为圆环形、方环形、椭圆形等。对应地，该磁芯20的形状可以为圆环形、方环形、椭圆形等。

在本实施例中，环形磁芯20可以由若干环形薄片依次叠设而成，也可由窄长的金属材料卷绕而成，还可以为若干金属混合物烧结而成。环形磁芯20的形成方式可以有多种，根据其材料不同灵活选择，本申请不作限定。

磁芯20可以为铁芯，也可以由各种磁性金属茶氧化物组成，例如锰-锌铁氧体和镍-锌铁氧体等。其中，锰-锌铁氧体具有高磁导率和高磁通密度和较低损耗的特性，镍-锌铁氧体具有极高的阻抗率和低磁导率等特性。本实施例中的磁芯20选用锰-锌铁氧体为原料，利用高温烧结而成。

继续参阅图1-3，位于基板10相对的两侧的传输线层30可以由金属材料制成。用于形成该传输线层30的金属材料包括但不限于铜、铝、铁、镍、金、银、铂族、铬、镁、钨、钼、铅、锡、铟、锌或其任意合金等。

进一步地，在内部导通孔13和外部导通孔15内可以设置有多个导电件40，导电件40将位于基板10两侧的传输线层30电性连接。

在本实施例中，该导电件40可以为金属层。请参阅图2，可以通过例如电镀、涂覆等方式在内部导通孔13和外部导通孔15的内壁上形成导电件40，由此将位于基板10相对两侧的传输线层30电性连接。该金属层的材料包括不限于铜、铝、铁、镍、金、银、铂族、铬、镁、钨、钼、铅、锡、铟、锌或其合金等。

在另一实施例中，该导电件40可以为金属柱，且与每一内部导通孔13或每一外部导通孔15对应的金属柱的直径小于或等于其所在的内部导通孔13或外部导通孔15的直径。该金属柱的材料与上一实施例中的金属层的材料相同，此处不再赘述。

在本实施例中，传输线层30的金属材料以及内部导通孔13和外部导通孔15内的导电件40的材料可选用相同的材料。以选用铜为例，可以通过将基板10作为阴极，并将基板10放置在含有铜离子的盐类溶液中进行电镀，可在基板10两侧形成传输线层30，并同时在每一内部导通孔13和每一外部导通孔15内壁上形成导电件40。

在另一实施例中，传输线层30的材料与内部导通孔13和外部导通孔15内的导电件40的材料还可选用不同的材料。

继续参阅图4和图5，位于基板10每侧的传输线层30均包括多个导线图案32；其中，每一导线图案32跨接于对应的一个内部导通孔13和一个外部导通孔15之间；每一导线图案32的一端与内部导通孔13内的导电件40连接，另一端与外部导通孔15内的导电件40连接。因此，内部导通孔13内的导电件40和外部导通孔15内的导电件40顺次连接位于基板10两侧的传输线层30上的导线图案32，从而形成能够绕磁芯20的传输电流的线圈回路。

在本实施例中，可以通过对基板10两侧的传输线层30进行蚀刻形成上述多个导线图案32。例如，可将基板10两侧的传输线层30进行曝光、显影，得到分别位于基板10两侧的传输线层30表面的保护膜。然后将导线图案32设置位置之外的保护膜去除。之后将位于基板10两侧的传输线层30与蚀刻液接触，使得蚀刻液将与之接触的未被保护膜覆盖位置的金属层溶解。蚀刻完成之后，清洗基板10，将其表面的蚀刻液去除，而后去除保护膜，即得到位于基板10两侧的传输线层30上的多个导线图案32。

在本实施例中，该传输线层30的厚度为17～102μm(微米)。在一个实施例中，为了提高电感元件100对于共模信号的处理能力，以便在传输线层30上设置更多数量的导线图案32，该传输线层30的厚度可以为17～34μm。

而在其他实施例中，为了提高传输线层30的过流能力，该传输线层30的厚度还可以为40～100μm。可选地，传输线层30的厚度为65～80μm，这是因为当对传输线层30进行蚀刻，以形成导线图案32的时候，若厚度过大(即大于80μm)，且同一传输线层30上相邻的两导线图案32之间的间距较小时，可能会导致蚀刻不净，出现相邻的两导线图案32相连，而导致短路；若厚度过小(即小于40μm)，则会降低导线图案32的载流能力。

在本实施例中，同一传输线层30上，所有导线图案32可以分为多组线路图案34，在每组线路图案34中，相邻两个导线图案32走线方向保持一致，即，两个导线图案32之间的间距沿其中一导线图案32的走线方向保持一致。如图4所示，在本实施例中，位于基板10一侧的传输线层30上的所有导线图案32可以分为4组线路图案34，且每组线路图案34内包括两个导线图案32。在每组线路图案34中，两个导线图案32走线方向保持一致。

其中，相邻两个导线图案32之间的间距指的是相邻两导线图案32靠近对方的外边缘之间的距离。

如图4所示，在本实施例中，每组线路图案34包括两个导线图案32，且其中一个导线图案32用于形成第一导线图案，另外一个导线图案32用于形成第二导线图案。内部导通孔13和外部导通孔15内的导电件40顺次连接位于基板10两侧的传输线层30上的第一导线图案可以形成第一线圈。内部导通孔13和外部导通孔15内的导电件40顺次连接位于基板10两侧的传输线层30上的第二导线图案可以形成第二线圈。

进一步地，每组线路图案34中的第一导线图案和第二导线图案沿其中任一导线图案32的走线方向保持一致。在本实施例中，如图4所示，两相邻第一导线图案和第二导线图案之间的间距在内部导通孔13位置处的距离为d1，在外部导通孔15位置处的距离为d2，由于第一导线图案和第二导线图案的走线方向保持一致，即，第一导线图案和第二导线图案的间距沿其走线方向保持一致，因此d1＝d2。在本实施例中，第一导线图案和第二导线图案之间的距离可以为50～180μm。

本实施例中，相邻导线图案32走线方向保持一致。当相邻导线图案32中分别流入共模信号时，共模信号产生的电感相互抵消，从而将信号中的共模信号滤除，因而可以提高电感元件对于共模信号的处理能力。

在本实施例中，受空间的限制和滤波器对于共模信号的滤除性能的共同影响，第一线圈的长度和第二线圈的长度的比值可以为0.8-1.2。即，第一线圈的长度和第二线圈的长度的误差应该保证误差范围不超过20％。例如，第一线圈的长度为第二线圈的长度的1.2倍或者第一线圈的长度为第二线圈的长度的0.8倍。

当然，在其他实施例中，第一线圈的长度和第二线圈的长度也可以相等，由于每组线路图案34中均包括一第一导线图案和一第二导线图案，因而第一导线图案的数量与第二导线图案的数量相等，每一第一导线图案的长度和每一第二导线的长度相等。又由于第一导线图案和第二导线图案走线的方向保持一致，可以使得第一导线图案和第二导线图案中的共模信号的相位完全相同，从而提高电感元件100对于共模信号的滤除性能。

上述实施例中，所有导线图案32均位于基板10两侧的同一传输线层30上。当然，在其他实施例中，为了增加导线图案32的条数，可以在基板10的两侧分别设置两个或以上的传输线层30。

如图5和图6所示，在本实施例中，基板10的相对两侧分别设置有两层传输线层，且在每层传输线层上均分布有多个导线图案32。在每一传输线层上，所有导线图案32可以形成多组线路图案34，每组线路图案34在基板10上的投影可以形成一投影组。位于基板10同一侧的所有传输线层上的每组导线图案32对应的投影组沿着磁芯20的周向交替排布。

例如在图5和图6所示的实施例中，以基板10一侧的传输线层为例进行说明。位于基板10同一层的两层传输线层分别为第一传输线层33和第二传输线层35。位于第一传输线层33上的每组线路图案34在基板10上的投影形成第一投影组36，位于第二传输线层35上的每组线路图案34在基板10上的投影形成第二投影组38。在基板10的同一侧，第一投影组36和第二投影组38沿着磁芯20的周向交替排布。即，在本实施例中，相邻的第一投影组36和第二投影组38所对应的线路图案34分别位于第一传输线层33上和第二传输线层35上。因此，每两个相邻的投影组所对应的线路图案34位于不同传输线层上。

另一方面，本申请还提供一种滤波器200，请参阅图7和图8，在本实施例中，滤波器200大体上包括至少一层基板210。其中，该基板210同上述实施例中介绍的基板10(如图1-3所示)，只是该基板210的尺寸比较大，可以容纳多个电感元件100。

继续如图7和图8所示，在基板210上开设有多个与每一电感元件100一一对应的环形容置槽216，每一环形容置槽216将基板210划分为由环形容置槽216围设的中心部212以及围绕环形容置槽216设置的外围部214。每一电感元件100的结构同上述介绍的电感元件100，即包括中心部212、外围部214、嵌入环形容置槽216中的磁芯(图中未示出)、设置于内部导通孔213和外部导通孔215内的导电件(图中未示出)以及位于每一层基板210相对两侧的传输线层230，这些元件均与之前的结构相同，此处不再详细介绍。因此，每层基板210上的多个中心部212、对应的外围部214和多个磁芯、多个导电件，以及位于每层基板210相对两侧的传输线层230形成在同一基板210上依预设排布规则排列的至少两个电感元件100。其中，同一基板210上的所有电感元件100相互独立。

在一实施例中，参阅图7，该滤波器200可以只包括一层基板210，且在该基板210上设置有4个电感元件100。4个电感元件100呈矩形阵列的形式排布在同一基板210上，且4个电感元件100相互独立，彼此之间不进行连接。当然，在其他实施例中，多个电感元件100还可以采用其他的形式排列在基板210上，例如，采取圆环的形式排列，或者采取放射状阵列的形式，此处不一一列举。

其中，位于基板210同一侧的传输线层230上的导线图案232可以分为多组线路图案234，多组线路图案234沿着磁芯的周向排布，且在每组线路图案234中，相邻两导线图案232走线方向保持一致，即，两个导线图案32之间的间距沿其中一导线图案32的走线方向保持一致。

其中，相邻两个导线图案32之间的间距指的是相邻两导线图案32靠近对方的外边缘之间的距离。

在本实施例中，如图7和图8所示，每组线路图案234包括两个导线图案232，且其中一个导线图案232用于形成第一导线图案，另外一个导线图案232用于形成第二导线图案。内部导通孔213和外部导通孔215内的导电件顺次连接位于基板210两侧的传输线层230上的第一导线图案可以形成第一线圈。内部导通孔213和外部导通孔215内的导电件顺次连接位于基板210两侧的传输线层230上的第二导线图案可以形成第二线圈。

进一步地，相邻两导线图案232走线方向保持一致，即在每组线路图案234中，第一导线图案和第二导线图案沿线路图案234中任一导线图案232的走线方向保持一致，也即，第一导线图案和第二导线图案的间距沿其走线方向保持一致。在本实施例中，第一导线图案和第二导线图案之间的距离可以为50～180μm。

在本实施例中，受空间的限制和滤波器200对于共模信号的滤除性能的共同影响，第一线圈的长度和第二线圈的长度的比值可以为0.8-1.2。即，第一线圈的长度和第二线圈的长度的误差应该保证误差范围不超过20％。例如，第一线圈的长度为第二线圈的长度的1.2倍或者第一线圈的长度为第二线圈的长度的0.8倍。

当然，在其他实施例中，第一线圈的长度和第二线圈的长度也可以相等。由于每组线路图案234中均包括一第一导线图案和一第二导线图案，因而第一导线图案的数量与第二导线图案的数量相等，每一第一导线图案的长度和每一第二导线的长度相等。又由于第一导线图案和第二导线图案走线的方向保持一致，可以使得第一导线图案和第二导线图案中的共模信号的相位完全相同，从而提高滤波器200对于共模信号的滤除性能。

以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种电感元件，其特征在于，包括：

基板，其上开设有环形容置槽，以将所述基板定义成位于所述环形容置槽内部的中心部以及位于所述环形容置槽外围的外围部，所述中心部上开设有贯穿所述基板的多个内部导通孔，所述外围部上开设有贯穿所述基板的多个外部导通孔；

磁芯，收容在所述环形容置槽内；

传输线层，所述基板相对的两侧各设置有至少一所述传输线层，其中，每一所述传输线层包括沿所述环形容置槽的周向间隔排布的多个导线图案，每一所述导线图案跨接于对应的一个所述内部导通孔和一个所述外部导通孔之间；和

多个导电件，设置在所述内部导通孔和所述外部导通孔内，用于顺次连接所有所述传输线层上的所述导线图案，进而形成绕所述磁芯传输电流的线圈回路；

其中，同一所述传输线层上的所有所述导线图案分为多组线路图案，每组所述线路图案中，相邻两所述导线图案的走线方向保持一致。

2.根据权利要求1所述的电感元件，其特征在于，所述内部导通孔均匀分布在所述中心部内，且所有所述内部导通孔的中心连线形成一环形轨迹，所述环形轨迹的中心与所述磁芯的中心重合。

3.根据权利要求1所述的电感元件，其特征在于，所述线圈回路包括：第一线圈和第二线圈，用于形成所述第一线圈的所述导线图案为第一导线图案，用于形成所述第二线圈的所述导线图案为第二导线图案；每组所述线路图案均包括一所述第一导线图案和一所述第二导线图案。

4.根据权利要求3所述的电感元件，其特征在于，每组所述线路图案中，所述第一导线图案与所述第二导线图案之间的距离为50～180μm。

5.根据权利要求3所述的电感元件，其特征在于，所述第一线圈的长度与所述第二线圈的长度的比值为0.8-1.2。

6.根据权利要求1所述的电感元件，其特征在于，所述传输线层的厚度为17～102μm。

7.根据权利要求1所述的电感元件，其特征在于，所述基板相对的两侧各设置有两个所述传输线层，位于所述基板同一侧的每组所述导线图案在所述基板上形成一投影组，每两个相邻所述投影组对应的所述线路图案位于不同传输线层上。

8.一种滤波器，其特征在于，包括：

至少一层基板，每一所述基板上均开设有多个环形容置槽；每一所述环形容置槽将所述基板划分为由所述环形容置槽围设的中心部以及围绕所述环形容置槽设置的外围部；每一所述中心部上均开设有贯穿所述基板的多个内部导通孔，且每一所述外围部上均开设有贯穿所述基板的多个外部导通孔；

多个磁芯，容置于对应的所述环形容置槽内；

传输线层，每一所述基板相对的两侧分别设置有至少一所述传输线层；每一所述传输线层均包括沿所述环形容置槽的周向间隔排布的多个导线图案，每一所述导线图案跨接于对应的一个所述内部导通孔和一个所述外部导通孔之间；和

多个导电件，设置在所述内部导通孔和所述外部导通孔内，用于顺次连接每一所述基板上的两个所述传输线层上的所有所述导线图案，进而形成绕每一所述磁芯传输电流的线圈回路；

其中，每一所述基板同一侧的所述传输线层上的所有所述导线图案分为多组线路图案，每组所述线路图案中，相邻两所述导线图案走线方向保持一致；

每一所述基板上的多个所述中心部、对应的所述外围部和多个所述磁芯、多个所述导电件，以及位于每一所述基板相对两侧的所述传输线层构成依预设排布规则排列的至少两个电感元件；同一所述基板上，所有所述电感元件相互独立。

9.根据权利要求8所述的滤波器，其特征在于，每组所述线路图案中，相邻两所述导线图案之间的距离为50～180μm。

10.根据权利要求8所述的滤波器，其特征在于，缠绕每一所述磁芯的所述线圈回路包括：第一线圈和第二线圈，用于形成所述第一线圈的所述导线图案为第一导线图案，用于形成所述第二线圈的所述导线图案为第二导线图案；每组所述线路图案均包括一所述第一导线图案和一所述第二导线图案；所述第一线圈的长度与所述第二线圈的长度相等。