CN207800586U - 芯片封装结构 - Google Patents

芯片封装结构 Download PDF

Info

Publication number
CN207800586U
CN207800586U CN201721899905.2U CN201721899905U CN207800586U CN 207800586 U CN207800586 U CN 207800586U CN 201721899905 U CN201721899905 U CN 201721899905U CN 207800586 U CN207800586 U CN 207800586U
Authority
CN
China
Prior art keywords
chip
plastic
frame
weld pad
sealed body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201721899905.2U
Other languages
English (en)
Inventor
谭小春
陆培良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei Silicon Microelectronics Technology Co Ltd
Original Assignee
Hefei Silicon Microelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei Silicon Microelectronics Technology Co Ltd filed Critical Hefei Silicon Microelectronics Technology Co Ltd
Priority to CN201721899905.2U priority Critical patent/CN207800586U/zh
Application granted granted Critical
Publication of CN207800586U publication Critical patent/CN207800586U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/2413—Connecting within a semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/24246—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本实用新型提供一种芯片封装结构，所述芯片封装结构包括金属框架层、至少一个芯片及塑封体，金属框架层包括至少一芯片基岛及至少一框架焊垫，芯片的正面具有多个芯片焊垫，芯片的背面与芯片基岛的正面连接，且芯片背面导电，芯片的至少一个芯片焊垫通过一金属垫与框架焊垫的正面连接，塑封体塑封金属框架层及所述芯片，芯片基岛的背面及框架焊垫的背面暴露于塑封体，芯片基岛及框架焊垫作为封装体的引脚与外部构件连接或者作为散热引脚。本实用新型的优点在于，避免了将芯片上的电极端子通过金属引线键合到引线框架的工艺，且也避免芯片倒装工艺出现的问题，能够提高芯片封装结构的可靠性，并降低封装成本。

Description

芯片封装结构
技术领域
本实用新型涉及芯片封装领域，尤其涉及一种芯片封装结构。
背景技术
在制造集成电路时，芯片通常在与其它电子装配件的集成之前被封装。早期应用较广泛的芯片封装工艺为引线键合封装工艺，即将芯片上的电极端子通过金属引线键合到引线框架上，然后塑封形成封装体。然而通过引线键合封装工艺形成的封装结构的面积较大，且封装性能受到金属引线电阻和寄生电容的影响而不能有效的提高。因此，倒装封装工艺应运而生，通过倒装封装工艺形成的倒装封装结构由于封装尺寸小，封装性能高而备受关注。
然而，倒装封装工艺也存在缺点：将设置有导电凸块的芯片倒扣到引线框架上时，芯片放置的位置可能会出现偏差，使得导电凸块不能精准的与引线框架上对应的位置电连接，从而影响了封装的可靠性。此外，在现有的这种倒装封装工艺中，用于引线框架通常形成于封装载体上，而在塑封之后，一般只能采用化学腐蚀的方式去除封装载体，不利于材料的重复利用，同时在腐蚀的过程中还可能会损坏芯片。另外，由于将芯片通过导电凸块电连接到引线框架之后再进行塑封，因此，当导电凸块的尺寸较小时，塑封料很难以填充到芯片与引线框架之间的间隙里，需要采用工艺难度大的底部填充工艺，从而增加了工艺难度和制造成本。而且，由于芯片与引线框架之间需要采用导电凸块实现电连接，然而由于位于芯片有源面的导电凸块具有一定的尺寸(通常会大于焊盘的尺寸)，当芯片有源面面上的电极端子数量越来越多时，这些电极端子的焊盘与焊盘之间的间距也会越来越小，从而无法在焊盘上制作焊球或导电凸块来实现与外部电路的电连接。
实用新型内容
本实用新型所要解决的技术问题是，提供一种芯片封装结构，其能够提高芯片封装结构的可靠性，并降低封装成本。
为了解决上述问题，本实用新型提供了一种芯片封装结构，包括金属框架层、至少一个芯片及塑封体，所述金属框架层包括至少一芯片基岛及至少一框架焊垫，所述芯片的正面具有多个芯片焊垫，所述芯片的背面与所述芯片基岛的正面连接，且所述芯片背面导电，所述芯片的至少一个芯片焊垫通过一金属垫与所述框架焊垫的正面连接，所述塑封体塑封所述金属框架层及所述芯片，所述芯片基岛的背面及所述框架焊垫的背面暴露于所述塑封体，所述芯片基岛及所述框架焊垫作为封装体的引脚与外部构件连接或者作为散热引脚。
在一实施例中，所述芯片基岛的正面及所述框架焊垫的正面具有一防氧化层。
在一实施例中，所述芯片基岛的背面及所述框架焊垫的背面具有一金属层。
在一实施例中，所述塑封体包括第一塑封体及第二塑封体，所述第一塑封体覆盖所述金属框架层及所述芯片，所述第二塑封体覆盖第一塑封体表面及所述金属垫。
在一实施例中，在所述金属垫与所述第一塑封体之间及所述金属垫与所述芯片焊垫及框架焊垫之间具有一导电层。
本实用新型的优点在于，通过形成金属垫的方式将芯片焊垫引出，避免了将芯片上的电极端子通过金属引线键合到引线框架的工艺，且也能够避免芯片倒装工艺出现的问题，工艺简单易行，能够提高芯片封装结构的可靠性，并降低封装成本。
附图说明
图1是本实用新型芯片封装结构的示意图；
图2是本实用新型芯片封装方法的步骤示意图；
图3A～图3J是本实用新型芯片封装方法的工艺流程图；
图4A～图4D是一形成图形化的金属垫的工艺流程图。
具体实施方式
下面结合附图对本实用新型提供的芯片封装结构的具体实施方式做详细说明。
图1是本实用新型芯片封装结构的示意图。请参阅图1，所述芯片封装结构包括金属框架层、至少一个芯片10及塑封体11。所述金属框架层包括至少一芯片基岛12及至少一框架焊垫13。所述芯片基岛12具有正面及与所述正面相对的背面，所述框架焊垫13具有正面及与所述正面相对的背面。
所述芯片10的正面具有多个芯片焊垫14，所述芯片10的背面与所述芯片基岛12的正面连接，且所述芯片10背面导电。所述芯片10背面与所述芯片基岛12的正面可以采用导电胶或者锡膏等焊料连接，以使得所述芯片10与所述芯片基岛12实现电连接。
所述芯片10的至少一个芯片焊垫14通过一金属垫15与所述框架焊垫13的正面连接。其中，所述金属垫15并非是传统的引线键合工艺中的引线，而是通过电镀的方法形成，其使得金属垫15与芯片焊垫14及框架焊垫13的结合更可靠。其中，在本实施例中，根据各个芯片焊垫14的功能的不同，可选择部分芯片焊垫14与框架焊垫13连接，另一部分芯片焊垫14并不与框架焊垫13连接，其通过芯片10背面与至少一芯片基岛12连接，进而将其连接至塑封体之外。进一步，在本实施例中，根据芯片焊垫的功能，部分芯片焊垫14彼此连接，形成一个大芯片焊垫。
所述塑封体11塑封所述金属框架层及所述芯片10，所述芯片基岛12的背面及所述框架焊垫13的背面暴露于所述塑封体11，所述芯片基岛12及所述框架焊垫13作为封装体的引脚与外部构件连接或者作为散热引脚。所述芯片焊垫14或与框架焊垫13连接或通过芯片10与芯片基岛12连接，使得所述芯片10的全部芯片焊垫14均能够与外部构件连接。进一步，所述塑封体11包括第一塑封体111及第二塑封体112，所述第一塑封体101覆盖所述金属框架层及所述芯片10，所述第二塑封体112覆盖第一塑封体111表面及所述金属垫15。优选地，在本实施例中，在所述金属垫15与所述第一塑封体111之间及所述金属垫15与所述芯片焊垫12及框架焊垫13之间具有一导电层18。
进一步，所述芯片基岛12的正面及所述框架焊垫13的正面具有一防氧化层16，其可防止所述芯片基岛12的正面及所述框架焊垫13的正面氧化。所述防氧化层16可以为一导电的钝化层，例如，有机层。优选地，所述芯片基岛12的背面及所述框架焊垫13的背面具有一金属层17，所述金属层17可保护所述芯片基岛12的背面及所述框架焊垫13的背面，其可作为与外部构件直接连接层，提高引脚与外部构件连接的可靠性。所述金属层17例如可以为镍金层、镍钯金层，锡层等。
本实用新型还提供一种芯片封装方法。图2是本实用新型芯片封装方法的步骤示意图。请参阅图2，所述芯片封装方法包括如下步骤：步骤S20、提供一载体，所述载体上表面具有一金属层；步骤S21、在所述金属层上形成一图形化的金属框架层，所述金属框架层包括至少一个芯片基岛及至少一个框架焊垫；步骤S22、在所述芯片基岛的正面正装芯片，所述芯片具有至少两个芯片焊垫，所述芯片具有芯片焊垫的正面朝上，所述芯片的背面与所述芯片基岛连接，且所述芯片背面导电；步骤S23、第一次塑封，形成第一塑封体，所述第一塑封体塑封所述芯片及金属框架层；步骤S24、去除所述芯片焊垫及所述框架焊垫对应位置处的第一塑封体，暴露出所述芯片焊垫及框架焊垫的正面；步骤S25、在所述第一塑封体上形成图形化的金属垫，所述金属垫分别与所述芯片焊垫及框架焊垫连接，其中，所述框架焊垫通过所述金属垫与至少一个芯片焊垫连接；步骤S26、第二次塑封，形成第二塑封体，所述第二塑封体塑封所述金属垫；步骤S27、去除所述载体及金属层，暴露出所述芯片基岛的背面及所述框架焊垫的背面，所述芯片基岛及所述框架焊垫作为封装体的引脚与外部构件连接。
图3A～图3J是本实用新型芯片封装方法的工艺流程图。
请参阅步骤S20及图3A，提供一载体300，所述载体300上表面具有一金属层301。其中所述金属层301可从所述载体300上剥除，以便于后续工艺的进行。所述载体300可以为绝缘体。
请参阅步骤S21及图3B，在所述金属层301上形成一图形化的金属框架层，所述金属框架层包括至少一个芯片基岛302及至少一个框架焊垫303。在本实施例中，为了清楚说明本实用新型技术方案，仅示意性地绘示一个芯片基岛302及一个框架焊垫303，在其他实施例中，所述金属框架层包括多个芯片基岛302及多个框架焊垫303。
进一步，请参阅图3C，在本实施例中，在步骤S21之后，还包括一对所述金属框架层的芯片基岛302及框架焊垫303进行防氧化处理形成防氧化层304的步骤。所述防氧化层304可以为有机层，其可通过常规方式形成。
请参阅步骤S22及图3D，在所述芯片基岛302的正面正装芯片305，所述芯片305具有至少两个芯片焊垫306，所述芯片305具有芯片焊垫306的正面朝上，所述芯片305的背面与所述芯片基岛302连接，且所述芯片305背面导电。在本实施例中，为了说明本实用新型技术方案，所述芯片305的正面仅绘示三个芯片焊垫306。所述芯片305的背面可通过能够导电的粘结剂，例如导电胶或者锡膏等焊料与所述芯片基岛305的正面连接，而由于所述芯片305背面导电，所述粘结剂导电，则所述芯片305背面电连接至所述芯片基岛302。
请参阅步骤S23及图3E，第一次塑封，形成第一塑封体307，所述第一塑封体307塑封所述芯片305及金属框架层，其中，所述金属框架层的背面临近所述金属层301，进而所述金属框架层的背面未被所述第一塑封体塑封307。所述塑封方法为本领域常规方法。
请参阅步骤S24及图3F，去除所述芯片焊垫306及所述框架焊垫303对应位置处的第一塑封体307，暴露出所述芯片焊垫306及框架焊垫303的正面。其中，可以采用研磨或蚀刻等方法去除所述芯片焊垫306及所述框架焊垫303对应位置处的第一塑封体307。进一步，由于所述芯片30的背面导电，则所述芯片的部分芯片焊垫306不需要与框架焊垫303连接，则在该步骤中可以仅将需要与其他芯片焊垫306或者框架焊垫303连接的芯片焊垫306对应的第一塑封体307被去除。在本具体实施方式中，暴露出三个芯片焊垫306，其中，在后续工艺中，一个芯片焊垫306与一个框架焊垫303连接，另外两个芯片焊垫306彼此连接。进一步，若采用研磨的方法去除第一塑封体307，则在所述芯片焊垫306所在平面之上，所述第一塑封体307全部被去除。在本实施例中，通过蚀刻的方法去除所述芯片焊垫306及所述框架焊垫303对应的第一塑封体307，则在所述芯片焊垫306及框架焊垫303对应的位置会形成过孔308。
请参阅步骤S25及图3G，在所述第一塑封体307上形成图形化的金属垫309，所述金属垫309分别与所述芯片焊垫306及框架焊垫303连接，其中，所述框架焊垫303通过所述金属垫309与至少一个芯片焊垫306连接。在本实施例中，一个芯片焊垫306与所述框架焊垫303通过金属垫309连接，另外两个芯片焊垫306通过金属垫309彼此连接。进一步，在所述第一塑封体307的表面形成图形化的金属垫309的步骤之前，还可以在所述第一塑封体307的表面形成一导电层310，所述导电层310可作为形成金属垫309的种子层。
下面举例说明在所述第一塑封体307上形成图形化的金属垫309的方法。请参阅图4A～图4D，所述方法包括如下步骤：
请参阅图4A，在所述第一塑封体307上形成一导电层310，所述导电层310覆盖所述第一塑封体307表面且覆盖所述芯片焊垫306及框架焊垫303。其中，所述导电层310可采用物理或化学方法沉积，其可以为一层，也可以为多层。
请参阅图4B，在所述导电层310上形成一图形化的光阻层311，所述光阻层311的图形对应所述芯片焊垫306及所述框架焊垫303。即所述光阻层311暴露出所述芯片焊垫306及所述框架焊垫303对应的导电层310。
请参阅图4C，沉积所述金属垫309，所述金属垫309对应所述芯片焊垫306及所述框架焊垫303。其中，可采用电镀等方法形成所述金属垫309，所述金属垫309可以为铜等金属。
请参阅图4D，去除所述光阻层311及所述光阻层311对应区域的导电层310，形成图3G所示的结构。其中，所述光阻层311的去除方法可以剥离液剥离，所述导电层310可采用蚀刻的方法去除。
请参阅步骤S26及图3H，第二次塑封，形成第二塑封体312，所述第二塑封体312塑封所述金属垫309。其中，所述第二塑封体312覆盖所述第一塑封体307表面及所述金属垫309表面。所述第二塑封体312与所述第一塑封体307的塑封材料可以相同，其塑封方法也可以相同。
请参阅步骤S27及图3I，去除所述载体300及金属层301，暴露出所述芯片基岛302的背面及所述框架焊垫303的背面，所述芯片基岛302及所述框架焊垫303作为封装体的引脚与外部构件连接。其中，所述载体300与所述金属层301可依次去除。
进一步，请参阅图3J，在步骤S27之后还包括一对所述芯片基岛302的背面及所述框架焊垫303的背面进行后处理的步骤。所述后处理可以为有机护焊层(OSP)、热风整平、化学沉锡、化学镀镍金、化学镀镍钯金，电镀镍金，电镀锡等工艺。在本实施例中，在该步骤中，可形成一金属层313，所述金属层313可保护所述芯片基岛302的背面及所述框架焊垫303的背面，其可作为与外部构件直接连接层，提高引脚与外部构件连接的可靠性。所述金属层312例如可以为镍金层、镍钯金层，锡层等。
以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (5)

1.一种芯片封装结构，其特征在于，包括金属框架层、至少一个芯片及塑封体，所述金属框架层包括至少一芯片基岛及至少一框架焊垫，所述芯片的正面具有多个芯片焊垫，所述芯片的背面与所述芯片基岛的正面连接，且所述芯片背面导电，所述芯片的至少一个芯片焊垫通过一金属垫与所述框架焊垫的正面连接，所述塑封体塑封所述金属框架层及所述芯片，所述芯片基岛的背面及所述框架焊垫的背面暴露于所述塑封体，所述芯片基岛及所述框架焊垫作为封装体的引脚与外部构件连接或者作为散热引脚。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述芯片基岛的正面及所述框架焊垫的正面具有一防氧化层。
3.根据权利要求1所述的芯片封装结构，其特征在于，所述芯片基岛的背面及所述框架焊垫的背面具有一金属层。
4.根据权利要求1所述的芯片封装结构，其特征在于，所述塑封体包括第一塑封体及第二塑封体，所述第一塑封体覆盖所述金属框架层及所述芯片，所述第二塑封体覆盖第一塑封体表面及所述金属垫。
5.根据权利要求4所述的芯片封装结构，其特征在于，在所述金属垫与所述第一塑封体之间及所述金属垫与所述芯片焊垫及框架焊垫之间具有一导电层。
CN201721899905.2U 2017-12-29 2017-12-29 芯片封装结构 Active CN207800586U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201721899905.2U CN207800586U (zh) 2017-12-29 2017-12-29 芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201721899905.2U CN207800586U (zh) 2017-12-29 2017-12-29 芯片封装结构

Publications (1)

Publication Number Publication Date
CN207800586U true CN207800586U (zh) 2018-08-31

Family

ID=63279689

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201721899905.2U Active CN207800586U (zh) 2017-12-29 2017-12-29 芯片封装结构

Country Status (1)

Country Link
CN (1) CN207800586U (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108281397A (zh) * 2017-12-29 2018-07-13 合肥矽迈微电子科技有限公司 芯片封装结构及封装方法
US11239140B2 (en) 2017-12-20 2022-02-01 Hefei Smat Technology Co., Ltd. Chip packaging structure with heat dissipation layer, flange and sealing pin

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11239140B2 (en) 2017-12-20 2022-02-01 Hefei Smat Technology Co., Ltd. Chip packaging structure with heat dissipation layer, flange and sealing pin
US11735503B2 (en) 2017-12-20 2023-08-22 Hefei SMAT Technology Co., LTD Method of manufacturing chip packaging structure with dissipation layer, flange and sealing pin
CN108281397A (zh) * 2017-12-29 2018-07-13 合肥矽迈微电子科技有限公司 芯片封装结构及封装方法

Similar Documents

Publication Publication Date Title
EP2040289A2 (en) Packaging substrate structure and method for manufacturing the same
CN108281397A (zh) 芯片封装结构及封装方法
CN102456648B (zh) 封装基板的制法
CN102543937A (zh) 一种芯片上倒装芯片封装及制造方法
US6242283B1 (en) Wafer level packaging process of semiconductor
US7459345B2 (en) Packaging method for an electronic element
CN108010889A (zh) 芯片封装结构及封装方法
CN207800586U (zh) 芯片封装结构
CN104078431A (zh) 双层底充胶填充的铜凸点封装互连结构及方法
TWI227051B (en) Exposed pad module integrated a passive device therein
CN103887256A (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法
CN105845585A (zh) 一种芯片封装方法及芯片封装结构
CN207800585U (zh) 芯片封装结构
CN105355567B (zh) 双面蚀刻水滴凸点式封装结构及其工艺方法
CN105206594B (zh) 单面蚀刻水滴凸点式封装结构及其工艺方法
TW457662B (en) Fabrication method and structure of a chip size package
TWI375307B (en) Flip chip package structure and method for manufacturing the same
CN204067332U (zh) 基于基板的凸点倒装芯片csp封装件
CN203787410U (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构
CN202495438U (zh) 一种热增强型四边扁平无引脚倒装芯片封装
CN206789534U (zh) 高可靠性芯片封装结构
CN206789535U (zh) 一种电力电子器件的扇出型封装结构
CN104538377A (zh) 一种基于载体的扇出封装结构及其制备方法
CN204375727U (zh) 一种高散热芯片嵌入式重布线封装结构
CN109243983A (zh) 制备集成电路封装体的方法、集成电路基板及其制备方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant