CN207473085U - 井下超宽带雷达接收机 - Google Patents
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Abstract
井下超宽带雷达接收机。本实用新型涉及一种井下超宽带雷达接收机。接收天线阵列将回波信号传输至接收前端，所述的接收前端将回波信号低噪声放大信号传输至数字接收机，所述的数字接收机接收低相噪时钟源的采样时钟信号与基准时钟信号，所述的数字接收机将数据信号传输至信号处理板；所述的数字接收机生成延时可控的发射触发信号传输至窄脉冲产生模块，所述的窄脉冲产生模块与发射天线阵列相连。本实用新型用于井下超宽带雷达接收机。
Description
技术领域
本实用新型涉及一种井下超宽带雷达接收机。
背景技术
随着我国对能源开采投入的加大，煤炭安全生产事故已经成为了我国安全生产的一大隐患。当矿难发生后，可使用超宽带信号作为井下救援系统的通讯方式。脉冲超宽带雷达信号的脉宽一般在纳秒以下，信号带宽一般大于2GHz，直接数字化会对模数转换器ADC器件的采样率提出极高的要求，接收机硬件电路的设计与制作十分困难，成本昂贵。但是现有的探地雷达系统普遍存在接收机动态范围较小的问题，限制了其在深层探测领域的应用。
发明内容
本实用新型的目的是提供一种井下超宽带雷达接收机，用以解决超宽带雷达系统普遍存在的信号带宽过大难以采样，接收机动态范围小的问题；基于FPGA内置的输出延时线来控制波形发射触发信号，使发射波形实现真时延调整，从而控制回波的时延变化。再基于大带宽采样保持器和高速 ADC器件，在FPGA内完成数据重排与平均积累处理，实现超宽带信号在井下进行人员信息的等效采样。
上述的目的通过以下的技术方案实现：
一种井下超宽带雷达接收机，接收天线阵列将回波信号传输至接收前端，所述的接收前端将回波信号低噪声放大信号传输至数字接收机，所述的数字接收机接收低相噪时钟源的采样时钟信号与基准时钟信号，所述的数字接收机将数据信号传输至信号处理板；
所述的数字接收机生成延时可控的发射触发信号传输至窄脉冲产生模块，所述的窄脉冲产生模块与发射天线阵列相连。
所述的井下超宽带雷达接收机，所述的回波信号输入至接收前端的开关Ⅰ，所述的开关Ⅰ将回波信号分别传输至低噪声放大器与开关Ⅱ，所述的低噪声放大器Ⅰ将放大后的回波信号传输至开关Ⅱ，所述的开关Ⅱ将回波信号传输至滤波器，所述的滤波器对回波信号进行抗混叠滤波后传输至数控衰减器，所述的数控衰减器将回波信号增益调整后传输至低噪声放大器Ⅱ，所述的低噪声放大器Ⅱ将信号传输至数字接收机。
所述的井下超宽带雷达接收机，所述的低相噪时钟源包括恒温晶振，所述的恒温晶振将晶振信号传输至功分单元Ⅰ，所述的功分单元Ⅰ分别连接倍频单元与滤波放大Ⅰ，
所述的倍频单元连接滤波放大Ⅱ，所述的滤波放大Ⅱ输出采样时钟信号，
所述的滤波放大Ⅰ将信号传输至功分单元Ⅱ，所述的功分单元Ⅱ输出基准时钟信号。
所述的井下超宽带雷达接收机，所述的回波信号低噪声放大信号进入采样保持器A/H与采样时钟S/H，所述的采样保持器A/H与模数转换器ADC通过时钟管理相连，所述的时钟管理还接收采样时钟S/H和模数转换器ADC产生的低抖动采样时钟信号，所述的模数转换器ADC与FMC子板连接，所述的FMC子板与FPGA模块连接，所述的FPGA模块同时输出三路信号分别与光模块、高速驱动模块、低速驱动模块相连。
所述的井下超宽带雷达接收机，所述的FPGA模块包括双倍速率同步动态随机存储器降速单元DDR，所述的双倍速率同步动态随机存储器降速单元DDR接收模数转换器ADC的DATA信号，所述的双倍速率同步动态随机存储器降速单元DDR将信号传输给时钟域切换，所述的时钟域切换将信号传输给乒乓缓存积累平均，所述的乒乓缓存积累平均将信号传输给高速串行接口，所述的乒乓缓存积累平均还接收延时触发产生单元的信号，所述的FPGA模块内还包含的时钟管理-SPI配置单元、模数转换器ADC-SPI控制单元与前端控制单元。
有益效果：
1. 本实用新型的图2采用数控衰减器对杂波进行了衰减处理，避免了杂波对接收机前端饱和以至于影响近端回波的接收，可实现系统动态范围的增加和对远端弱回波信号的有效探测。同时，系统通过开关选择来实现对近端和远端回波的分时接收。低噪声放大器将信号放大至T/H解调电路所需的合适电平；滤波器主要用来对回波信号进行抗混叠滤波，将信号频段限制在等效采样的第一奈奎斯特频带内，即低于6.4GHz；数控衰减器对链路进行增益调整，防止低噪声放大器和T/H解调电路饱和。
2. 本实用新型的图3外置高带宽采样保持器A/H（采样时钟S/H）保证完成窄脉冲信号的数字化接收，采样保持器A/H采用主从设计，包含两级采样保持电路，降低了采样保持器A/H采样时钟S/H与模数转换器ADC之间的时序接口要求。采样保持器A/H输入信号的-3dB带宽为18GHz，最大采样率为4GS/s，4GHz模拟输入时SFDR（无杂散动态范围）为56dB，保持模式下射频泄露抑制度大于65dB，保持模式输出噪声RMS值为1.5mV，满足井下设备安全生产标准。子板上时钟管理模块主要由高速时钟驱动器和可编程时钟延时器组成，用来生成采样保持器A/H采样时钟采样时钟S/H和模数转换器ADC采样时钟，同时调整这两种时钟之间的相对时延，使模数转换器ADC采样时钟的上升沿位于保持脉冲的中间位置，使采样时序达到最优。
3.本实用新型的图4基准时钟源采用低相噪恒温晶振作为参考，为了最小化系统时钟抖动，功分两路，一路通过倍频和滤波放大生成采样时钟S/H和模数转换器ADC的采样时钟，另一路经过滤波放大和功分后作为数字接收机、波形产生模块以及信号处理板的基准参考时钟。
4.本实用新型的图5FPGA内部逻辑主要由外设芯片配置／控制、数据流处理以及延时触发三大功能模块组成。外设芯片配置／控制模块用来对时钟管理芯片、模数转换器ADC芯片进行初始化配置，同时在工作过程中实现对接收前端的开关选择与增益控制；数据流处理模块由DDR降速、时钟域切换、乒乓缓存积累平均以及高速串行接口等组成，主要完成等效采样数据的存储、累积、重排与传输；延时触发模块用于产生等效采样时序，输出延时控制命令与内/外触发信号。
附图说明：
附图1是本实用新型的接收机系统框图。
附图2是本实用新型的接收前端链路框图。
附图3是本实用新型的低相噪时钟源功能框图。
附图4是本实用新型的数字接收机功能框图。
附图5是本实用新型的FPGA逻辑功能框图。
具体实施方式：
实施例1
一种井下超宽带雷达接收机，其特征是：接收天线阵列将回波信号传输至接收前端，所述的接收前端将回波信号低噪声放大信号传输至数字接收机，所述的数字接收机接收低相噪时钟源的采样时钟信号与基准时钟信号，用来产生采样时钟S/H和模数转换器ADC的低抖动采样时钟以及FPGA的工作时钟，给整机提供统一的时钟参考，所述的数字接收机将数据信号传输至信号处理板进行雷达信号处理；
所述的数字接收机生成延时可控的发射触发信号传输至窄脉冲产生模块，所述的窄脉冲产生模块与发射天线阵列相连，输出适合井下通信的发射信号。
实施例2
实施例1所述的井下超宽带雷达接收机，所述的回波信号输入至接收前端的开关Ⅰ，所述的开关Ⅰ将回波信号分别传输至低噪声放大器与开关Ⅱ，所述的低噪声放大器Ⅰ将放大后的回波信号传输至开关Ⅱ，所述的开关Ⅱ将回波信号传输至滤波器，所述的滤波器对回波信号进行抗混叠滤波后，信号频段限制在6.4GHz以下传输至数控衰减器，所述的数控衰减器将回波信号增益调整后传输至低噪声放大器Ⅱ，所述的低噪声放大器Ⅱ将信号传输至数字接收机。
实施例3
实施例1所述的井下超宽带雷达接收机，所述的低相噪时钟源包括恒温晶振，所述的恒温晶振将晶振信号传输至功分单元Ⅰ，所述的功分单元Ⅰ分别连接倍频单元与滤波放大Ⅰ，
所述的倍频单元连接滤波放大Ⅱ，所述的滤波放大Ⅱ输出采样时钟信号，
所述的滤波放大Ⅰ将信号传输至功分单元Ⅱ，所述的功分单元Ⅱ输出基准时钟信号。
实施例4
实施例1所述的井下超宽带雷达接收机，所述的回波信号低噪声放大信号进入采样保持器A/H与采样时钟S/H，所述的采样保持器A/H与模数转换器ADC通过时钟管理相连，所述的时钟管理还接收采样时钟S/H和模数转换器ADC产生的低抖动采样时钟信号，所述的模数转换器ADC与FMC（FPGA中间层板卡）子板连接，所述的FMC子板与FPGA模块连接，所述的FPGA模块同时输出三路信号分别与光模块、高速驱动模块、低速驱动模块相连。
实施例5
实施例4所述的井下超宽带雷达接收机，所述的FPGA模块包括双倍速率同步动态随机存储器降速单元DDR，所述的双倍速率同步动态随机存储器降速单元DDR接收模数转换器ADC的DATA信号，所述的双倍速率同步动态随机存储器降速单元DDR将信号传输给时钟域切换，所述的时钟域切换将信号传输给乒乓缓存积累平均，所述的乒乓缓存积累平均将信号传输给高速串行接口，所述的乒乓缓存积累平均还接收延时触发产生单元的信号，所述的FPGA模块内还包含的时钟管理-SPI配置单元、模数转换器ADC-SPI控制单元与前端控制单元。
DDR降速、时钟域切换、乒乓缓存积累平均以及高速串行接口组成数据流处理模块，主要完成等效采样数据的存储、累积、重排与传输；延时触发模块用于产生等效采样时序，输出延时控制命令与内/外触发信号。
工作原理：
接收天线阵列主要负责接收井下探测的UWB脉冲回波信号，并传送到接收机前端链路；接收前端接收到UWB回波信号后通过低噪声时钟源单元放大至功率合适的电平后送给数字接收机；低相噪时钟源单元也会产生采样保持器A/H采样时钟S/H和模数转换器ADC的低抖动采样时钟以及FPGA的工作时钟，给整机提供统一的时钟参考；数字接收机基于采样保持器A/H（采样时钟S/H）+模数转换器ADC+FPGA的实现架构，对模拟回波信号进行模数转换、积累平均和数据缓存重组，再将数据送给信号处理板进行雷达信号处理；同时数字接收机生成延时可控的发射触发信号给窄脉冲产生模块，用以控制发射脉冲的延时，最后产生合适的脉冲信号输送到发射天线阵列。
当然，上述说明并非是对本实用新型的限制，本实用新型也并不仅限于上述举例，本技术领域的技术人员在本实用新型的实质范围内所做出的变化、改型、添加或替换，也应属于本实用新型的保护范围。
Claims (5)
1.一种井下超宽带雷达接收机，其特征是：接收天线阵列将回波信号传输至接收前端，所述的接收前端将回波信号低噪声放大信号传输至数字接收机，所述的数字接收机接收低相噪时钟源的采样时钟信号与基准时钟信号，所述的数字接收机将数据信号传输至信号处理板；
所述的数字接收机生成延时可控的发射触发信号传输至窄脉冲产生模块，所述的窄脉冲产生模块与发射天线阵列相连。
2.根据权利要求1所述的井下超宽带雷达接收机，其特征是：所述的回波信号输入至接收前端的开关Ⅰ，所述的开关Ⅰ将回波信号分别传输至低噪声放大器与开关Ⅱ，所述的低噪声放大器Ⅰ将放大后的回波信号传输至开关Ⅱ，所述的开关Ⅱ将回波信号传输至滤波器，所述的滤波器对回波信号进行抗混叠滤波后传输至数控衰减器，所述的数控衰减器将回波信号增益调整后传输至低噪声放大器Ⅱ，所述的低噪声放大器Ⅱ将信号传输至数字接收机。
3.根据权利要求1所述的井下超宽带雷达接收机，其特征是：所述的低相噪时钟源包括恒温晶振，所述的恒温晶振将晶振信号传输至功分单元Ⅰ，所述的功分单元Ⅰ分别连接倍频单元与滤波放大Ⅰ，
所述的倍频单元连接滤波放大Ⅱ，所述的滤波放大Ⅱ输出采样时钟信号，
所述的滤波放大Ⅰ将信号传输至功分单元Ⅱ，所述的功分单元Ⅱ输出基准时钟信号。
4.根据权利要求1所述的井下超宽带雷达接收机，其特征是：所述的回波信号低噪声放大信号进入采样保持器A/H与采样时钟S/H，所述的采样保持器A/H与模数转换器ADC通过时钟管理相连，所述的时钟管理还接收采样时钟S/H和模数转换器ADC产生的低抖动采样时钟信号，所述的模数转换器ADC与FMC子板连接，所述的FMC子板与FPGA模块连接，所述的FPGA模块同时输出三路信号分别与光模块、高速驱动模块、低速驱动模块相连。
5.根据权利要求4所述的井下超宽带雷达接收机，其特征是：所述的FPGA模块包括双倍速率同步动态随机存储器降速单元DDR，所述的双倍速率同步动态随机存储器降速单元DDR接收模数转换器ADC的DATA信号，所述的双倍速率同步动态随机存储器降速单元DDR将信号传输给时钟域切换，所述的时钟域切换将信号传输给乒乓缓存积累平均，所述的乒乓缓存积累平均将信号传输给高速串行接口，所述的乒乓缓存积累平均还接收延时触发产生单元的信号，所述的FPGA模块内还包含的时钟管理-SPI配置单元、模数转换器ADC-SPI控制单元与前端控制单元。
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