CN207320114U - 动态随机存取存储器阵列及其版图结构 - Google Patents

Abstract

本实用新型提供了一种动态随机存取存储器阵列及其版图结构，每个有源区呈“V”型。因此本实用新型中的动态随机存取存储器阵列若产生字线干扰时，泄漏的自由电子平的均自由行程在“V”型的有源区拐角处被终止，电子和空穴将被重组，由此降低甚至避免了漏电流，有助于提高器件的性能。

Description

动态随机存取存储器阵列及其版图结构

技术领域

本实用新型涉及半导体技术领域，特别涉及一种动态随机存取存储器阵列及其版图结构。

背景技术

集成电路已经从单一的芯片上集成数十个器件发展为集成数百万器件。传统的集成电路的性能和复杂性已经远远超过了最初的想象。为了实现在复杂性和电路密度(在一定芯片面积上所能容纳的器件的数量)方面的提高，器件的特征尺寸，也称为“几何尺寸(geometry)”，随着每一代的集成电路已经越变越小。提高集成电路密度不仅可以提高集成电路的复杂性和性能，而且对于消费者来说也能降低消费。使器件更小是有挑战性的，因为在集成电路制造的每一道工艺都有极限，也就是说，一定的工艺如果要在小于特征尺寸的条件下进行，需要更换该工艺或者器件布置；另外，由于越来越快的器件设计需求，传统的工艺和材料存在工艺限制。

DRAM(Dynamic Random Access Memory)，即动态随机存取存储器是最为常见的系统内存；该DRAM存储器为一种半导体器件，其性能已经取得很大的发展，但仍有进一步发展的需求。存储器按比例缩小是一项富有挑战性的任务，这是因为在不降低每一存储单元面积的存储能力情况下，并不能按比例缩小存储单元的尺寸，这阻碍了高密度存储器的发展。按比例缩小器件主要是应用于存储单元，存储单元阵列结构在决定芯片尺寸方面通常扮演着关键的角色。

现有使用的DRAM仍然存在诸多问题，例如随着器件尺寸缩小，字线干扰已经不容忽视，其产生的漏电流将严重影响DRAM性能。

实用新型内容

本实用新型的目的在于提供一种动态随机存取存储器阵列及其版图结构，提高动态随机存取存储器阵列的性能。

为解决上述技术问题，本实用新型提供一种动态随机存取存储器阵列版图结构，包括配置在半导体衬底中的多个有源区，隔离结构和多条字线；

所述隔离结构配置在所述多个有源区之间；

每个所述有源区包括一沿着第一方向延伸的第一部分和一沿着第二方向延伸的第二部分，所述第一部分和所述第二部分的端点相互连接而使所述有源区呈“V”型；以及

在同一所述有源区中，两条所述字线分别与所述第一部分和所述第二部分相交并穿越所述第一部分和所述第二部分。

可选的，对于所述的动态随机存取存储器阵列版图结构，多个所述有源区呈阵列式排布，并且排布在同一列中的多个所述有源区相互对齐。

可选的，对于所述的动态随机存取存储器阵列版图结构，每一列中的所有的所述有源区的“V”开口朝向均相同。

可选的，对于所述的动态随机存取存储器阵列版图结构，相邻列中的所述有源区的“v”开口朝向不相同。

可选的，对于所述的动态随机存取存储器阵列版图结构，所述有源区的“V”开口的夹角介于140°～170°。

本实用新型还提供一种动态随机存取存储器阵列，包括：

半导体衬底，在所述半导体衬底中通过隔离结构定义有多个有源区，每一所述有源区包括一沿着第一方向延伸的第一部分和一沿着第二方向延伸的第二部分，所述第一部分和所述第二部分的端点相互连接而使所述有源区呈“V”型；以及

多条字线，形成在所述半导体衬底中，在同一所述有源区中，两条所述字线分别与所述第一部分和所述第二部分相交并穿越所述第一部分和所述第二部分。

可选的，对于所述的动态随机存取存储器阵列，多个所述有源区呈阵列式排布，并且排布在同一列中的多个所述有源区相互对齐。

可选的，对于所述的动态随机存取存储器阵列，每一列中的所有的所述有源区的“v”开口朝向均相同。

可选的，对于所述的动态随机存取存储器阵列，相邻列中的所述有源区的“V”开口朝向不相同。

可选的，对于所述的动态随机存取存储器阵列，所述有源区的“V”开口的夹角介于140°～170°。

在本实用新型提供的动态随机存取存储器阵列及其版图结构中，使得每个有源区呈“V”型。因此本实用新型中的动态随机存取存储器阵列若产生字线干扰时，泄漏的自由电子的平均自由行程在“V”型的有源区拐角处被终止，电子和空穴将被重组，由此降低甚至避免了漏电流，有助于提高器件的性能。

附图说明

图1为一种动态随机存取存储器阵列的示意图；

图2为另一种动态随机存取存储器阵列的示意图；

图3为图1和图2沿A-A′的剖面示意图；

图4为本实用新型动态随机存取存储器阵列版图结构的示意图；

图5为本实用新型一实施例的动态随机存取存储器阵列制作方法的流程示意图；

图6为本实用新型一实施例的动态随机存取存储器阵列沿图4中B-B′的剖面示意图；

图7为图1或图2所示结构发生字线干扰时的电子泄漏示意图；

图8为本实用新型一实施例的动态随机存取存储器阵列发生字线干扰时的电子泄漏示意图；

其中，附图标记如下：

1、100-半导体衬底；

2、200-有源区；

201-第一部分；

202-第二部分；

203-侧壁；

210-P阱；

220-轻掺杂区；

3、300-字线；

31、310-第一介质层；

32、320-第一导电层；

4、400-接触端；

5、500-自由电子；

600-拐角；

700-隔离结构。

具体实施方式

下面将结合示意图对本实用新型的动态随机存取存储器阵列及其版图结构、制作方法进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

在下面的描述中，应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域、焊盘和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。

图1为一种动态随机存取存储器阵列的示意图，图2为另一种动态随机存取存储器阵列的示意图。如图1和图2所示，所述动态随机存取存储器阵列包括半导体衬底1，有源区2，字线3和接触端4。所述字线3位于所述半导体衬底1中并穿过所述有源区2。其中，图1所示结构相邻有源区延伸方向不同，从而形成整体为波形的有源区。图2所示结构相邻有源区延伸方向相同，从而形成整体为直条纹状的有源区。波形和直条纹状的有源区都有助于改善制程余量(process margin)。但是，随着器件尺寸的不断缩小，字线干扰(row hammer)已经不容忽视，其产生的漏电流将严重影响DRAM性能。

请参考图3，图3为图1和图2沿A-A′的剖面示意图。其中图3示出了字线具体包括第一介质层31和第一导电层32。若相邻的字线之间过渡耦合，则会产生字线干扰，从而使得自由电子5形成漏电流，进入其他区域。

例如，图3中左侧字线异常，若在左侧接触端4施加时序“0”(即低电平)，在右侧接触端4施加时序“1”(即高电平)，则自由电子5将自左侧向右侧迁移，产生漏电流。此外，即便是左侧接触端4施加时序“1”(即高电平)，依然会产生漏电流，只是相对而言较小。

发明人研究后认为，若能够阻挡自由电子的路径，则就可以有效降低漏电流，从而提高DRAM的性能。

下面结合附图对本实用新型进行详细说明。

请参考图4，图4本实用新型动态随机存取存储器阵列版图结构的示意图，该动态随机存取存储器阵列版图结构包括：

配置在半导体衬底100中的多个有源区200，隔离结构和多条字线300；

所述隔离结构配置在所述多个有源区200之间；为了便于展示，图4中未对隔离结构进行标号，可参考附图6的隔离结构700。

每个所述有源区200包括一沿着第一方向延伸的第一部分201和一沿着第二方向延伸的第二部分202，所述第一部分201和所述第二部分202的端点相互连接而使所述有源区200呈“V”型；以及

在同一所述有源区200中，两条所述字线300分别与所述第一部分201和所述第二部分202相交并穿越所述第一部分201和所述第二部分202。

有源区200为采用离子注入后形成的掺杂区，依据实际生产需要，可以具有不同的离子注入类型。

如图4所示，多个所述有源区200呈阵列式排布，并且排布在同一列中的多个所述有源区200相互对齐。

在本实用新型实施例中，所述阵列式排布可以划分为多列，可以理解的是，也可以是划分为多排。

在一个实施例中，所述每一列中的所有的所述有源区200的“V”开口朝向均相同。

进一步的，在每一列中，所述有源区200之间的间距相同，由此实现均匀分布。

在一个实施例中，相邻列中有源区200的“v”开口朝向不相同。例如，图4中示出即为相邻列中有源区200的“v”开口朝向不相同的情况。

在一个实施例中，所述有源区200的“v”开口的夹角介于140°～170°。可以理解的是，所述有源区200的“v”开口的夹角并非完全限制于这一范围，依据实际工艺条件和产品需求，所述有源区200的“V”开口的夹角还可以变大或缩小。

请继续参考图4，所述字线300配置在所述半导体衬底100中，且穿过所述第一部分201和第二部分202。可以理解的是，所述字线300呈直条状分布，且沿每一列的长度方向(即每一列中所有的所述有源区200的排布方向)延伸，即所述第一部分201和所述第二部分202分别被不同的字线300穿过，且同一列中的所有的有源区200的第一部分201被同一条字线300穿过，同一列中的所有的有源区200的第二部分202也被同一条字线300穿过。

所述有源区200被所述字线300分割成3部分，其中，在每一列中，所述有源区200位于相邻两条所述字线300相背离处的两部分可以设定为接触窗区域，以便配置接触端400，所述有源区200位于相邻两条所述字线300中间处的部分可以设定为位线接触区，以便配置位线(未图示)。可以理解的是，所述接触端400和所述位线皆配置在所述有源区200上方。

依据上述版图结构，本实用新型提供一种动态随机存取存储器阵列的制作方法，请参考图4和图5，所述动态随机存取存储器阵列的制作方法包括：

步骤S11，提供半导体衬底100，形成隔离结构700(标示在图7中)在所述半导体衬底100中以定义出多个有源区200，每一所述有源区200包括一沿着第一方向延伸的第一部分201和一沿着第二方向延伸的第二部分202，所述第一部分201和所述第二部分202的端点相互连接而使所述有源区200呈“V”型；以及

步骤S12，形成多条字线300在所述半导体衬底100中，在同一所述有源区200中，两条所述字线300分别与所述第一部分201和所述第二部分202相交并穿越所述第一部分201和所述第二部分202。

请结合图6对本实用新型的制作方法进行详细说明，其中图6为本实用新型一实施例的动态随机存取存储器阵列沿图4中B-B′的剖面示意图；

在本步骤S11中，提供半导体衬底100，所述半导体衬底100的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(SOI)等，或者本领域技术人员已知的其他材料，在所述半导体衬底100中还可以形成掺杂区或者其它半导体结构，本实用新型对此不做限定。

在本步骤S11中，形成隔离结构700(标示在图7中)在所述半导体衬底100中以定义出多个有源区200可以按照如下方式完成：

通过光刻刻蚀工艺在所述半导体衬底100中形成沟槽，所述沟槽围绕出多个呈阵列式排布的“V”型结构；

去除光刻工艺所用的光刻胶；

在所述沟槽中填充隔离材料，以形成所述隔离结构700；以及

对所述多个“v”型结构进行掺杂，以形成所述多个有源区200。

通过控制刻蚀出的沟槽的形状，使得所述沟槽围绕出多个呈阵列式排布的“V”型结构，这可以采用现有光刻刻蚀过程来完成，例如利用依据本实用新型上述版图结构设计出的掩膜版进行光刻。

所述“v”型结构包括沿第一方向延伸的第一部分201和沿第二方向延伸的第二部分202，所述第一部分201和所述第二部分202相接触以形成所述“V”型结构。

在一个实施例中，所述“V”型结构的“V”开口的夹角为140°～170°。可以理解的是，所述“V”型结构的“V”开口大小并非完全限制于这一范围，依据实际工艺条件和产品需求，所述“v”型结构的“v”开口还可以变大或缩小。

在一个实施例中，每一列中所有的所述“v”型结构的“v”开口朝向均相同。

进一步的，在每一列中，所述“V”型结构之间的间距相同，由此实现均匀分布。

在一个实施例中，相邻列中的所述“V”型结构的“V”开口朝向不相同。

在一个实施例中，所述隔离材料层例如可以是氧化硅，可以采用现有任何方法完成沟槽的填充形成隔离结构的过程。

所述有源区200的掺杂(即离子注入)过程可以按照现有技术完成，并依据实际需求设定注入离子的剂量、种类。

在一个实施例中，所述离子注入过程包括注入形成P阱210和轻掺杂区220，例如注入为硼(B)，镓(Ga)或其他任意P型掺杂物。所述P阱210埋入所述半导体衬底100中，在所述P阱210上方，具有所述轻掺杂区220，所述轻掺杂区220的掺杂类型与所述P阱相同，但是浓度较低。

在一个实施例中，所述隔离结构700的高度大于所述轻掺杂区220的高度，从而在填充隔离材料和离子注入后，形成较好的隔离结构。

在掺杂后，所述“V”型结构形成了所述“V”型的有源区200。多个所述有源区200呈阵列式排布，并且排布在同一列中的多个所述有源区200相互对齐。

所述“v”型的有源区200包括沿第一方向延伸的第一部分201和沿第二方向延伸的第二部分202，所述第一部分201和所述第二部分202的端点相接触以形成“V”型。

在一个实施例中，所述有源区200的“V”开口的夹角介于140°～170°。可以理解的是，所述有源区200的“v”开口的夹角并非完全限制于这一范围，依据实际工艺条件和产品需求，所述有源区200的“V”开口还可以变大或缩小。

在一个实施例中，每一列中的所有的所述有源区200的“v”开口朝向均相同。

进一步的，在每一列中，所述有源区200之间的间距相同，由此实现均匀分布。

在一个实施例中，相邻列中的所述有源区200的“V”开口朝向不相同。例如，图4中示出即为相邻列中的所述有源区200的“v”开口朝向不相同的情况。

在本步骤S12中，形成多条字线300在所述半导体衬底100中的过程可以采用如下方法：

所述字线300的形成可以是在设定方向，例如图4中所示的沿每一列的长度方向开设沟槽。所述沟槽穿过所述有源区200和隔离结构700。

在一个实施例中，形成字线300时的所述沟槽深度浅于所述有源区200的厚度，具体的，超出所述轻掺杂区220而未超过所述P阱210。

在一个实施例中，所述凹槽形成后，其侧壁(包括底壁)具有弯曲的弧度，或者是弯折的线条。

然后，在所述凹槽中形成第一介质层310。

具体的，所述第一介质层310随形于所述凹槽，且为较薄的一层，例如厚度小于等于

在一个实施例中，所述第一介质层310的形成工艺为热氧化工艺，具体的，例如是干法氧化工艺。可以理解的是，所述第一介质层310的形成不限于热氧化工艺，例如，还可以是化学气相沉积等工艺。

在一个实施例中，所述第一介质层310的材料为氧化硅。

然后，在所述凹槽中的第一介质层310表面上形成第一导电层320。

在一个实施例中，可以采用原子层沉积方法形成第一导电层320，但是也不限于此，例如，可以采用热化学气相沉积法(Thermal Chemical Vapor Deposition)等。

所述第一导电层320的材料可以有多种，例如，可以为金属材质，更具体的，例如是钨、氮化钛、氮化钽、钛铝合金等，在本实用新型一个实施例中，采用钨作为所述第一导电层320。其中钨具有较低的方块电阻Rs，从而可以支撑较高的电流。

由此，所述第一导电层320和所述第一介质层310共同构成了所述字线300。

在一个实施例中，所述字线300与对应的所述有源区200相交，从而可与形成在有源区200中的栅极结构接触。本实施例中，所述字线300沿每列区域中所述有源区200的排布方向延伸，因此，每列区域的有源区200的栅极结构均连接至同一字线130上。

在一个实施例中，形成在有源区200中的栅极结构同时也构成了所述字线300的一部分，以及对应字线300位置的隔离结构700中也形成有字线的材料(所述第一导电层320和所述第一介质层310)，位于隔离结构700中的字线材料与栅极结构连接，从而共同构成了所述字线300。

位于有源区200中的第一导电层320构成栅极材料层，并与隔离结构700中的第一导电层320连接，所述第一介质层310用以避免所述第一导电层320与其他导线电性连接。

由于所述栅极结构作为字线300的一部分，由此可见，在形成字线300时，可以简化工艺。

在图6可见，所述字线300的厚度未超过所述隔离结构700，由此隔离结构700可以起到较好的隔离作用。

可以理解的是，进行掺杂形成有源区的过程还可以在字线300形成后进行。

在字线300形成后，可以进行位线的形成，本实用新型略过该过程，不进行详述。

字线300形成后，所述有源区200被所述字线300分割成3部分，之后，在所述有源区200位于相邻两条所述字线300相背离处的两部分上形成接触端400。所述接触端400可以采用现有技术完成。

经过上述过程，可以获得一种动态随机存取存储器阵列，包括：

半导体衬底100，在所述半导体衬底100中通过隔离结构700定义有多个有源区200，每一所述有源区200包括一沿着第一方向延伸的第一部分201和一沿着第二方向延伸的第二部分202，所述第一部分201和所述第二部分202的端点相互连接而使所述有源区200呈“V”型；以及

多条字线300，形成在所述半导体衬底100中，在同一所述有源区200中，两条所述字线300分别与所述第一部分201和所述第二部分202相交并穿越所述第一部分201和所述第二部分202。

有源区200为采用离子注入后形成的掺杂区，依据实际生产需要，可以具有不同的离子注入类型。

如图4所示，多个所述有源区200呈阵列式排布，并且排布在同一列中的多个所述有源区200相互对齐。

在本实用新型实施例中，所述阵列式排布可以划分为多列，可以理解的是，也可以是划分为多排。

在一个实施例中，所述每一列中的所有的所述有源区200的“V”开口朝向均相同。

进一步的，在每一列中，所述有源区200之间的间距相同，由此实现均匀分布。

在一个实施例中，相邻列中有源区200的“v”开口朝向不相同。例如，图4中示出即为相邻列中有源区200的“v”开口朝向不相同的情况。

在一个实施例中，所述有源区200的“v”开口的夹角介于140°～170°。可以理解的是，所述有源区200的“v”开口的夹角并非完全限制于这一范围，依据实际工艺条件和产品需求，所述有源区200的“V”开口的夹角还可以变大或缩小。

请继续参考图4，所述字线300配置在所述半导体衬底100中，且穿过所述第一部分201和第二部分202。可以理解的是，所述字线300呈直条状分布，且沿每一列的长度方向(即每一列中所有的所述有源区200的排布方向)延伸，即所述第一部分201和所述第二部分202分别被不同的字线300穿过，且同一列中的所有的有源区200的第一部分201被同一条字线300穿过，同一列中的所有的有源区200的第二部分202也被同一条字线300穿过。

所述有源区200被所述字线300分割成3部分，其中，在每一列中，所述有源区200位于相邻两条所述字线300相背离处的两部分可以设定为接触窗区域，以便配置接触端400，所述有源区200位于相邻两条所述字线300中间处的部分可以设定为位线接触区，以便配置位线(未图示)。可以理解的是，所述接触端400和所述位线皆配置在所述有源区200上方。

在图6可见，所述字线300的厚度未超过所述隔离结构700，由此隔离结构700可以起到较好的隔离作用。

下面请参考图7和图8，图7为图1或图2所示结构发生字线干扰时的电子泄漏示意图；图8为本实用新型一实施例的动态随机存取存储器阵列发生字线干扰时的电子泄漏示意图。

由图7可见，当字线3发生字线干扰时，自由电子5在有源区2中迁移，例如沿箭头所示方向迁移，从而产生漏电流。

由图8可见，当字线300发生字线干扰时，自由电子500在有源区200中迁移，例如沿箭头所示方向迁移，然而，由于本实用新型中的有源区200为“V”型，当自由电子500自有源区200一端向另一端迁移时，泄漏的自由电子500的平均自由行程在“V”型的有源区200拐角600处被侧壁203终止，从而电子和空穴将被重组，由此降低甚至避免了漏电流。另外，漏电流的产生是由于在接触端施加电压造成，即路径为自一个接触端到另一个接触端，而“v”型有源区200增加了两个接触端之间的距离，即电子需要经过的行程变大，也就降低了产生漏电流的几率。

由此可见，本实用新型并未改变有源区的关键尺寸，而是通过对有源区形状的变动，改善了字线干扰带来的影响，经实测，自由电子的丢失降低了超过50％，大大提高了器件的性能。

综上所述，在本实用新型提供的动态随机存取存储器阵列及其版图结构、制作方法中，使得每个有源区呈“V”型。因此本实用新型中的动态随机存取存储器阵列若产生字线干扰时，泄漏的自由电子的平均自由行程在“V”型的有源区拐角处被终止，电子和空穴将被重组，由此降低甚至避免了漏电流，有助于提高器件的性能。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种动态随机存取存储器阵列版图结构，其特征在于，包括配置在半导体衬底中的多个有源区，隔离结构和多条字线；

所述隔离结构配置在所述多个有源区之间；

每个所述有源区包括一沿着第一方向延伸的第一部分和一沿着第二方向延伸的第二部分，所述第一部分和所述第二部分的端点相互连接而使所述有源区呈“V”型；以及，

在同一所述有源区中，两条所述字线分别与所述第一部分和所述第二部分相交并穿越所述第一部分和所述第二部分。

2.如权利要求1所述的动态随机存取存储器阵列版图结构，其特征在于，多个所述有源区呈阵列式排布，并且排布在同一列中的多个所述有源区相互对齐。

3.如权利要求2所述的动态随机存取存储器阵列版图结构，其特征在于，每一列中的所有的所述有源区的“V”开口朝向均相同。

4.如权利要求2所述的动态随机存取存储器阵列版图结构，其特征在于，相邻列中的所述有源区的“V”开口朝向不相同。

5.如权利要求1至4中任一项所述的动态随机存取存储器阵列版图结构，其特征在于，所述有源区的“V”开口的夹角介于140°～170°。

6.一种动态随机存取存储器阵列，其特征在于，包括：

半导体衬底，在所述半导体衬底中通过隔离结构定义有多个有源区，每一所述有源区包括一沿着第一方向延伸的第一部分和一沿着第二方向延伸的第二部分，所述第一部分和所述第二部分的端点相互连接而使所述有源区呈“V”型；以及，

多条字线，形成在所述半导体衬底中，在同一所述有源区中，两条所述字线分别与所述第一部分和所述第二部分相交并穿越所述第一部分和所述第二部分。

7.如权利要求6所述的动态随机存取存储器阵列，其特征在于，多个所述有源区呈阵列式排布，并且排布在同一列中的多个所述有源区相互对齐。

8.如权利要求7所述的动态随机存取存储器阵列，其特征在于，每一列中的所有的所述有源区的“V”开口朝向均相同。

9.如权利要求7所述的动态随机存取存储器阵列，其特征在于，相邻列中的所述有源区的“V”开口朝向不相同。

10.如权利要求6至9中任一项所述的动态随机存取存储器阵列，其特征在于，所述有源区的“V”开口的夹角介于140°～170°。