CN207216405U - 一种dcs控制器工程在线更新电路 - Google Patents

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巩向信
樊东静
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Abstract

本实用新型涉及工业自动化控制领域，公开一种DCS控制器工程在线更新电路，包括CPU芯片、常用内存、备用内存、总逻辑收发阵列电路、CPLD可编辑逻辑控制器、PHY芯片、RJ45接口电路和CAN收发器，CPU芯片与CPLD可编辑逻辑控制器之间连接总逻辑收发阵列电路，CPLD可编辑逻辑控制器连接常用内存和备用内存，CPU芯片控制CPLD可编辑逻辑控制器与常用内存和备用内存进行通讯；CPU芯片通过RGMII接口连接2个PHY芯片，2个PHY芯片均连接有CLK时钟和RJ45接口电路，CPU芯片连接CAN收发器。本实用新型使DCS控制器在工程升级时，不要求现场控制处于稳定操作中，完全实现无扰升级。并达到升级快速工程目的。

Description

一种DCS控制器工程在线更新电路
技术领域
本实用新型涉及工业自动化控制领域，尤其涉及了一种DCS控制器工程在线更新电路。
背景技术
DCS是分布式控制系统的英文缩写(Distributed Control System)，在国内自控行业又称之为集散控制系统。是相对于集中式控制系统而言的一种新型计算机控制系统，它是在集中式控制系统的基础上发展、演变而来的。
DCS是流程工业控制系统的核心，而DCS控制器又是DCS的控制核心。DCS控制器中的工程配置信息根据生产要求需要在工厂装置运行过程中进行改动，因此DCS控制器需要具有良好的工程无扰更新功能。但是，目前DCS控制器工程升级要求的条件苛刻，操作耗时长，因此，需要一种DCS控制器工程在线更新电路。
实用新型内容
本实用新型针对现有技术中现场控制需要处于稳定操作中、工程升级需要重启控制器、所需时间长的缺点，提供了一种DCS控制器工程在线更新电路。
为了解决上述技术问题，本实用新型通过下述技术方案得以解决。
一种DCS控制器工程在线更新电路，包括CPU芯片、常用内存、备用内存、总逻辑收发阵列电路、CPLD可编辑逻辑控制器、PHY芯片、RJ45接口电路和CAN收发器，CPU芯片与CPLD可编辑逻辑控制器之间连接总逻辑收发阵列电路，CPLD可编辑逻辑控制器连接常用内存和备用内存，CPU芯片控制CPLD可编辑逻辑控制器与常用内存和备用内存进行通讯；CPU芯片通过RGMII接口连接2个PHY芯片，2个PHY芯片均连接有CLK时钟和RJ45接口电路，CPU芯片连接CAN收发器。
作为优选，CPU芯片与逻辑收发器阵列电路的连接方式为并行总线方式，总线包括数据线、地址线、输入线、输出线和信号线。
作为优选，CPLD可编辑逻辑控制器与常用内存和备用内存连接有地址线、数据线及控制线。
本实用新型由于采用了以上技术方案，具有显著的技术效果：本实用新型通过DCS控制器内部具有常用内存和备用内存(2块内存在不同情况下会切换角色，即常用内存会变为备用内存)，CPU芯片与常用内存和备用内存之间通过CPLD可编辑逻辑控制器间接通讯。平时运行过程中，CPU芯片控制CPLD可编辑逻辑控制器使和常用内存进行通讯。DCS控制器在接收工程师站下装的工程文件后，读取文件内容，装载到备用内存中，之后对备用内存中的变量数值按照工程文件中的变量ID作为索引和常用内存中的变量数据进行数据同步。使DCS控制器在工程升级时，不要求现场控制处于稳定操作中，完全实现无扰升级。并达到升级快速工程目的。
附图说明
图1是本实用新型一种DCS控制器工程在线更新电路的结构示意图；
图2是本实用新型一种DCS控制器工程在线更新电路中数据同步过程的示意图。
具体实施方式
下面结合附图与实施例对本实用新型作进一步详细描述。
实施例1
如图1至图2所示，一种DCS控制器工程在线更新电路，包括CPU芯片、常用内存、备用内存、总逻辑收发阵列电路、CPLD可编辑逻辑控制器、PHY芯片、RJ45接口电路和CAN收发器，CPU芯片与CPLD可编辑逻辑控制器之间连接总逻辑收发阵列电路，CPLD可编辑逻辑控制器连接常用内存和备用内存，CPU芯片控制CPLD可编辑逻辑控制器与常用内存和备用内存进行通讯；CPU芯片通过RGMII接口连接2个PHY芯片，2个PHY芯片均连接有CLK时钟和RJ45接口电路，CPU芯片连接CAN收发器。RJ45接口电路、PHY芯片构成以太网接口用于控制器接收工程师站下装的工程文件，CAN收发器用于控制器和I/O模块进行数据通讯。
CPU芯片与逻辑收发器阵列电路的连接方式为并行总线方式，总线包括数据线、地址线、输入线、输出线和信号线。CPLD可编辑逻辑控制器与常用内存和备用内存连接有地址线、数据线及控制线。
该技术工程更新时间在10ms之内，在研发测试过程中未出现过工程更新扰动，DCS控制器在接收工程师站下装的工程文件后，把文件存放于NANDFLASH闪存中，之后读取文件内容，装载到备用内存中，之后对备用内存中的变量数值按照工程文件中的变量ID作为索引和常用内存中的变量数据进行数据同步。
常用内存和备份内存中的数据同步通过由CPU芯片(AM335X)发起，通过CPLD可编辑逻辑控制器(以下简称CPLD)进行操作常用内存(SDRAM)和备用内存(SDRAM)。CPLD通过地址线和数据线以及控制线，控制常用内存和备用内存，CPU芯片(AM335X)读取常用内存中的数据，然后再通过CPLD上的并行总线将获取到的常用内存中的数据写入到备用内存(SDRAM)中，这样就完成了一次常用内存(SDRAM)和备用内存(SDRAM)的一次数据同步。备用内存加载完新的工程后，开始根据变量ID进行数据同步。需要同步的主要内容有实时数据库和算法程序，但本质上都是对变量数值进行数据同步。
如图2中的备份内存中，升级的工程中去掉了ID 5、ID 7变量，增加了ID 14、ID 15变量。数据同步就是把备份内存中的变量值赋值为常用内存中相同ID的变量值，若常用内存中没有备用内存中相同ID变量，则备用内存中此ID变量的值为工程中的初始值。
本实用新型通过DCS控制器内部具有常用内存和备用内存(2块内存在不同情况下会切换角色，即常用内存会变为备用内存)。CPU芯片与常用内存和备用内存之间通过CPLD可编辑逻辑控制器间接通讯。平时运行过程中，CPU芯片控制CPLD可编辑逻辑控制器使和常用内存进行通讯。DCS控制器在接收工程师站下装的工程文件后，读取文件内容，装载到备用内存中，之后对备用内存中的变量数值按照工程文件中的变量ID作为索引和常用内存中的变量数据进行数据同步。使DCS控制器在工程升级时，不要求现场控制处于稳定操作中，完全实现无扰升级。并达到升级快速工程目的。
总之，以上所述仅为本实用新型的较佳实施例，凡依本实用新型申请专利范围所作的均等变化与修饰，皆应属本实用新型专利的涵盖范围。

Claims (3)

1.一种DCS控制器工程在线更新电路，其特征在于：包括CPU芯片、常用内存、备用内存、总逻辑收发阵列电路、CPLD可编辑逻辑控制器、PHY芯片、RJ45接口电路和CAN收发器，CPU芯片与CPLD可编辑逻辑控制器之间连接总逻辑收发阵列电路，CPLD可编辑逻辑控制器连接常用内存和备用内存，CPU芯片控制CPLD可编辑逻辑控制器与常用内存和备用内存进行通讯；CPU芯片通过RGMII接口连接2个PHY芯片，2个PHY芯片均连接有CLK时钟和RJ45接口电路，CPU芯片连接CAN收发器。
2.根据权利要求1所述的一种DCS控制器工程在线更新电路，其特征在于：CPU芯片与逻辑收发器阵列电路的连接方式为并行总线方式，总线包括数据线、地址线、输入线、输出线和信号线。
3.根据权利要求1所述的一种DCS控制器工程在线更新电路，其特征在于：CPLD可编辑逻辑控制器与常用内存和备用内存连接有地址线、数据线及控制线。
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