CN206515780U - 用于硬件板卡的上下电时序的控制电路及控制装置 - Google Patents

Abstract

本实用新型属于控制电路技术领域，提供了一种用于硬件板卡的上下电时序的控制电路及控制装置，该控制电路包括中央处理器、多组电源以及处理模块，处理模块接收中央处理器的控制信号，并依序对多组电源的上下电时序进行控制。由此通过处理模块对多组电源进行上下电时序控制，使得每组电源依序上下电，并处于稳定状态；同时由处理模块代替中央处理器对多组电源进行控制，减少了CPU的负载及提高了CPU的效率，解决了现有的硬件板卡上下电时序控制技术存在多组电源上下电工作错乱不稳定，以及因CPU直接对每组电源进行时序控制导致CPU的负载增加及降低了CPU效率的问题。

Description

用于硬件板卡的上下电时序的控制电路及控制装置

技术领域

本实用新型属于控制电路技术领域，特别是涉及一种用于硬件板卡的上下电时序的控制电路及控制装置。

背景技术

随着电子技术的飞速发展，硬件板卡能够实现的功能越来越复杂，相对应的硬件板卡上所涉及的集成电路芯片种类和数量也越来越多。然而，不同的集成电路芯片所需要的电源电压种类和上下电时序各不相同，因此需要对整个硬件板卡或系统的上下电时序进行控制，以满足不同集成电路芯片的上下电时序要求。否则，就会导致硬件板卡或系统的上下电工作错乱以及不稳定的现象。

其中，电源的上下电开关控制其实是通过控制电源芯片或模块的使能控制信号引脚来实现的，要打开此电源则需将此电源芯片或模块的使能控制信号引脚置于有效(打开)状态，要关闭此电源则需将此电源芯片或模块的使能控制信号引脚置于无效(关闭)状态。使能控制信号一般为高有效，即将此信号置为高电平的时候则打开电源输出，置为低电平的时候则关闭电源输出。使能控制信号也有低有效的情况，对应的控制方式与高有效的相反。

针对多电源上下电时序控制则实际上是通过控制硬件板卡或系统中各种不同的电源芯片或模块的使能控制信号引脚来实现的：上电则将各个电源芯片或模块的使能控制信号引脚按照对应的时序要求依次置于有效(打开)状态，下电则将各个电源芯片或模块的使能控制信号引脚按照对应的时序要求依次置于无效(关闭)状态。

图1示出了现有技术涉及的电源上下电控制电路，常规的电源时序控制是利用RC等模拟电路来控制，通过电容的充放电时间来实现上电时序的控制。并且是通过CPU(Central Processing Unit，中央处理器)直接对每组电源进行时序控制，导致CPU的负载增加及降低了CPU的效率。

因此，现有的硬件板卡上下电时序控制技术存在多组电源上下电工作错乱不稳定，以及因CPU直接对每组电源进行时序控制导致CPU的负载增加及降低了CPU效率的问题。

实用新型内容

本实用新型目的在于提供一种用于硬件板卡的上下电时序的控制电路及控制装置，旨在解决现有的硬件板卡上下电时序控制技术存在多组电源上下电工作错乱不稳定，以及因CPU直接对每组电源进行时序控制导致CPU的负载增加及降低了CPU效率的问题。

本实用新型提供了一种用于硬件板卡的上下电时序的控制电路，包括中央处理器和多组电源，所述控制电路还包括：

处理模块；

所述处理模块的接收端接所述中央处理器的控制端，所述处理模块的多个输出端分别与多组所述电源的输入端一一对应相连接；

所述处理模块接收所述中央处理器的控制信号，并依序对多组所述电源的上下电时序进行控制。

本实用新型提供了一种用于硬件板卡的上下电时序的控制装置，所述控制装置包括上述的控制电路。

本实用新型实施例提供了一种用于硬件板卡的上下电时序的控制电路及控制装置，该控制电路包括中央处理器、多组电源以及处理模块，处理模块的接收端接中央处理器的控制端，处理模块的多个输出端分别与多组电源的输入端一一对应相连接，处理模块接收中央处理器的控制信号，并依序对多组电源的上下电时序进行控制。由此通过处理模块对多组电源进行上下电时序控制，使得每组电源依序上下电，并处于稳定状态；同时由处理模块代替中央处理器对多组电源进行控制，减少了CPU的负载及提高了CPU的效率，解决了现有的硬件板卡上下电时序控制技术存在多组电源上下电工作错乱不稳定，以及因CPU直接对每组电源进行时序控制导致CPU的负载增加及降低了CPU效率的问题。

附图说明

图1为现有技术涉及的电源上下电控制电路的电路连接结构示意图；

图2为本实用新型实施例提供的一种用于硬件板卡的上下电时序的控制电路的模块结构示意图；

图3为本实用新型实施例提供的一种用于硬件板卡的上下电时序的控制电路的电路连接结构示意图；

图4为本实用新型实施例提供的一种用于硬件板卡的上下电时序的控制电路的上电控制流程图；

图5为本实用新型实施例提供的一种用于硬件板卡的上下电时序的控制电路的上电控制时序图；

图6为本实用新型实施例提供的一种用于硬件板卡的上下电时序的控制电路的下电控制流程图；

图7为本实用新型实施例提供的一种用于硬件板卡的上下电时序的控制电路的下电控制时序图。

具体实施方式

为了使本实用新型要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型实施例提供的一种控制电路，主要应用于硬件板卡上，所述硬件板卡可集成CPU、电源、负载等硬件，其作用在于依序对多组电源的上下电时序进行控制，保证了多组电源在上下电的过程中处于稳定状态，并且采用处理模块代替CPU工作，减轻了CPU的负载及提高了CPU的效率。

图2示出了本实用新型实施例提供的一种用于硬件板卡的上下电时序的控制电路的模块结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下：

一种用于硬件板卡的上下电时序的控制电路，包括中央处理器101(图1采用CPU表示)和多组电源103，所述控制电路还包括处理模块102。

处理模块102的接收端接中央处理器101的控制端，处理模块102的多个输出端分别与多组电源103的输入端一一对应相连接。

处理模块102接收中央处理器101的控制信号，并依序对多组电源103的上下电时序进行控制。

作为本实用新型一实施例，上述控制电路还包括多个负载104，多个负载104的输入端分别与处理模块102的多个复位端一一对应相连接，多个负载104接收处理模块102发出的复位信号并进行复位。

作为本实用新型一实施例，由于每组电源的上下电时序各不相同，因此需要对每组电源的上下电时序进行排序，并且根据间隔时间控制每组电源的上下电。采用处理模块102，既可对相邻两组电源之间的上电间隔时间进行精确控制，也方便对多组电源进行排序，使得每组电源在上电过程中都处于稳定状态。

图3示出了本实用新型实施例提供的一种用于硬件板卡的上下电时序的控制电路的电路连接结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下：

作为本实用新型一实施例，上述处理模块102包括处理芯片U1，处理芯片U1的接收端REC为处理模块102的接收端，处理芯片U1的多个输出端I/O为处理模块102的多个输出端。在本实施例中，处理芯片U1采用了型号SSTE32882H2B的处理芯片，当然，处理芯片的型号不做限定，只要能达到与本实施例处理芯片U1所述的功能作用亦可。上述处理芯片U1也可采用CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)进行代替。

作为本实用新型一实施例，上述中央处理器101包括控制芯片U2，控制芯片U2的控制端CTRL为中央处理器101的控制端。在本实施例中，控制芯片U2采用了型号FT1500A的飞腾CPU芯片，当然，控制芯片的型号不做限定，只要能达到与本实施例控制芯片U2所述的功能作用亦可。

作为本实用新型一实施例，每组所述电源都包括电源芯片，电源芯片的输入端为对应的所述电源的输入端。以第一组电源进行描述说明，第一组电源包括电源芯片U31，电源芯片U31的输入端IN1为第一组电源的输入端，第二组电源……第n组电源依次类推，在本实施例中，电源芯片U31采用了型号LM7800的电源芯片，当然，电源芯片的型号不做限定，只要能达到与本实施例电源芯片U31所述的功能作用亦可。

图4示出了本实用新型实施例提供的一种用于硬件板卡的上下电时序的控制电路的上电控制流程，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下：

系统中有N组不同的电源需要进行上下电时序控制，将各个电源的使能控制信号依次设置为EN0、EN1～ENn。负载芯片有N个，对应的各个芯片的复位信号分别为/Rst0、/Rst1～/Rstn。

因此，上述一种用于硬件板卡的上下电时序的控制电路的上电控制流程为：

1、CPLD上电完成加载并进行工作。

2、按照上电所需要的时序依次打开各组电源，在最后一组电源上电完成之后将上电复位信号(PWR_/RST)拉高。

图5示出了本实用新型实施例提供的一种用于硬件板卡的上下电时序的控制电路的上电控制时序，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下：

其中，T0、T1～Tn为各组电源之间所需要的时间间隔，具体可以实际的需要进行调整。T为最后一组电源上电完成之后至上电复位信号PWR_/RST拉高需要等待的时间。

同时可以在CPLD内部增加对各个负载芯片的复位寄存器Reg0、Reg1～Regn，Reg0、Reg1～Regn的默认值为高有效(非复位状态)，对于各个负载芯片的复位信号直接由上电复位信号PWR_/RST与对应的复位寄存器进行逻辑与的操作，保证在上电的过程中各个负载芯片一直处于复位状态，上电完成之后由CPU通过复位寄存器来单独控制对应的复位操作。当然，每两组电源之间的下电时间间隔可以根据实际的需要进行调整。

图6示出了本实用新型实施例提供的一种用于硬件板卡的上下电时序的控制电路的下电控制流程，图7示出了本实用新型实施例提供的一种用于硬件板卡的上下电时序的控制电路的下电控制时序，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下：

上述一种用于硬件板卡的上下电时序的控制电路的下电控制流程如下：

1、按照所需要的下电时序依次关闭各组电源。

2、在最后一组电源下电完成之后将上电复位信号(PWR_/RST)拉低。

其次，所述控制电路的下电控制时序与上述的上电控制时序相对应。

因此，上述一种用于硬件板卡的上下电时序的控制电路具有以下优点：

A.上电或下电的时序可控且可以随意进行调整；

B.上电的过程中可以控制各个负载芯片的复位信号，使各个负载芯片处于复位状态，保证上电之后芯片处于稳定的状态；

C.上电完成之后可以单独控制各个负载芯片的复位信号。

综上所述，本实用新型实施例提供了一种用于硬件板卡的上下电时序的控制电路及控制装置，该控制电路包括中央处理器、多组电源以及处理模块，处理模块的接收端接中央处理器的控制端，处理模块的多个输出端分别与多组电源的输入端一一对应相连接，处理模块接收中央处理器的控制信号，并依序对多组电源的上下电时序进行控制。由此通过处理模块对多组电源进行上下电时序控制，使得每组电源依序上下电，并处于稳定状态；同时由处理模块代替中央处理器对多组电源进行控制，减少了CPU的负载及提高了CPU的效率，解决了现有的硬件板卡上下电时序控制技术存在多组电源上下电工作错乱不稳定，以及因CPU直接对每组电源进行时序控制导致CPU的负载增加及降低了CPU效率的问题。本实用新型实施例实现简单，不需要增加额外的硬件，可有效降低成本，具有较强的易用性和实用性。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (6)

1.一种用于硬件板卡的上下电时序的控制电路，包括中央处理器和多组电源，其特征在于，所述控制电路还包括：

处理模块；

所述处理模块的接收端接所述中央处理器的控制端，所述处理模块的多个输出端分别与多组所述电源的输入端一一对应相连接；

所述处理模块接收所述中央处理器的控制信号，并依序对多组所述电源的上下电时序进行控制。

2.如权利要求1所述的控制电路，其特征在于，所述处理模块包括处理芯片；

所述处理芯片的接收端为所述处理模块的接收端，所述处理芯片的多个输出端为所述处理模块的多个输出端。

3.如权利要求1所述的控制电路，其特征在于，所述中央处理器包括控制芯片；

所述控制芯片的控制端为所述中央处理器的控制端。

4.如权利要求1所述的控制电路，其特征在于，每组所述电源都包括电源芯片；

所述电源芯片的输入端为对应的所述电源的输入端。

5.如权利要求1所述的控制电路，其特征在于，所述控制电路还包括多个负载；

多个所述负载的输入端分别与所述处理模块的多个复位端一一对应相连接；

多个所述负载接收所述处理模块发出的复位信号并进行复位。

6.一种用于硬件板卡的上下电时序的控制装置，其特征在于，所述控制装置包括如权利要求1-5任一项所述的控制电路。