CN206181084U - 基于fpga的数字调制模式自动识别装置 - Google Patents

基于fpga的数字调制模式自动识别装置 Download PDF

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吴朝晖
王晓岩
李斌
赵明剑
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Abstract

本实用新型基于FPGA的数字调制模式自动识别装置，公开了包括信号采样模块、归一化模块、瞬时幅度谱密度最大值计算模块、瞬时幅度峰度计算模块、调制信号频率分量总净值计算模块和门限判决模块。本实用新型通过从被测信号中提取出瞬时幅度谱密度最大值、瞬时幅度峰度以及调制信号频率分量总净值，并将这些参数与不同的判决门限相对比，从而识别出不同的数字调制信号，且通过瞬时幅度谱密度最大值计算模块、瞬时幅度峰度计算模块、调制信号频率分量总净值计算模块对归一化模块输出的数据进行处理，这样能减少了数据处理量，从而能有效提高处理速度，并且能大大提高识别率，方便后续的调制处理。本实用新型可广泛应用于数字电路领域中。

Description

基于FPGA的数字调制模式自动识别装置
技术领域
本实用新型涉及数字电路技术领域，尤其涉及基于FPGA的数字调制模式自动识别装置。
背景技术
随着移动通信技术的快速发展，用户的需求日益多样化，通信的调制方式也变得复杂和多样，通信的调制方式也从最初的模拟调制逐步过渡为抗干扰能力更强、保密性更好的数字调制。随着数字调制方式的增多，各种采用不同调制方式的通信系统之间的互连互通就成为亟待解决的关键问题。
为了对不同通信系统的通信信号进行正确的解调，就需要判断出接收信号的调制方式及其信号参数如载波频率、符号速率等，通信信号的调制识别变得越来越重要。同时现代通信系统使用的频段越来越高，特别是一些工作距离远、数据容量大的场合，对信号的处理速度有着很高的要求。虽然传统的DSP芯片具有高精度的数据处理能力和高速的数据交换能力等优点，但由于其是一种串行处理器，所有的运算都是顺序执行的，其处理速度不可避免的受到限制，越来越难以满足现在信号识别技术的硬件要求。
实用新型内容
为了解决上述技术问题，本实用新型的目的是提供一种实时高效的基于FPGA的数字调制模式自动识别装置。
本实用新型所采取的技术方案是：
基于FPGA的数字调制模式自动识别装置，包括信号采样模块、归一化模块、瞬时幅度谱密度最大值计算模块、瞬时幅度峰度计算模块、调制信号频率分量总净值计算模块和门限判决模块，所述信号采样模块的输出端与归一化模块的输入端连接，所述归一化模块的第一输出端与瞬时幅度谱密度最大值计算模块的输入端连接，所述瞬时幅度谱密度最大值计算模块的输出端与门限判决模块的第一输入端连接，所述归一化模块的第二输出端与瞬时幅度峰度计算模块的输入端连接，所述瞬时幅度峰度计算模块的输出端与门限判决模块的第二输入端连接，所述归一化模块的第三输出端与调制信号频率分量总净值计算模块的输入端连接，所述调制信号频率分量总净值计算模块的输出端与门限判决模块的第三输入端连接。
作为本实用新型的进一步改进，所述归一化模块包括模数转换器、第一累加器、双口RAM单元、第一除法器和归一化处理单元，所述信号采样模块的输出端与模数转换器的输入端连接，所述模数转换器的第一输出端与双口RAM单元的第一输入端连接，所述模数转换器的第二输出端与第一累加器的输入端连接，所述第一累加器的第一输出端与双口RAM单元的第二输入端连接，所述第一累加器的第二输出端与第一除法器的第一输入端连接，所述双口RAM单元的第一输出端与第一除法器的第二输入端连接，所述第一除法器的输出端通过归一化处理单元进而连接至双口RAM单元的第三输入端。
作为本实用新型的进一步改进，所述瞬时幅度谱密度最大值计算模块包括第一FFT运算模块、最大值计算模块和第一平方器，所述双口RAM单元的第二输出端依次通过第一FFT运算模块、最大值计算模块和第一平方器进而连接至门限判决模块的第一输入端。
作为本实用新型的进一步改进，所述瞬时幅度峰度计算模块包括第二平方器、第三平方器、第四平方器、第二累加器、第三累加器和第二除法器，所述双口RAM单元的第三输出端与第二平方器的输入端连接，所述第二平方器的第一输出端依次通过第三平方器和第二累加器进而连接至第二除法器的第一输入端，所述第二平方器的第二输出端依次通过第三累加器和第四平方器进而连接至第二除法器的第二输入端，所述第二除法器的输出端与门限判决模块的第二输入端连接。
作为本实用新型的进一步改进，所述调制信号频率分量总净值计算模块包括加法器、第二FFT运算模块和第四累加器，所述双口RAM单元的第四输出端依次通过加法器、第二FFT运算模块和第四累加器进而连接至门限判决模块的第三输入端。
本实用新型的有益效果是：
本实用新型基于FPGA的数字调制模式自动识别装置通过从被测信号中提取出瞬时幅度谱密度最大值、瞬时幅度峰度以及调制信号频率分量总净值，并将这些参数与不同的判决门限相对比，从而识别出不同的数字调制信号，且通过瞬时幅度谱密度最大值计算模块、瞬时幅度峰度计算模块、调制信号频率分量总净值计算模块对归一化模块输出的数据进行处理，这样能减少了数据处理量，同时也降低了FPGA实现的复杂度，从而能有效提高处理速度，并且能大大提高识别率，方便后续的调制处理。
附图说明
下面结合附图对本实用新型的具体实施方式作进一步说明：
图1是本实用新型基于FPGA的数字调制模式自动识别装置的原理方框图；
图2是本实用新型基于FPGA的数字调制模式自动识别装置中归一化模块的原理方框图；
图3是本实用新型基于FPGA的数字调制模式自动识别装置中瞬时幅度谱密度最大值计算模块的原理方框图；
图4是本实用新型基于FPGA的数字调制模式自动识别装置中瞬时幅度峰度计算模块的原理方框图；
图5是本实用新型基于FPGA的数字调制模式自动识别装置中调制信号频率分量总净值计算模块的原理方框图。
具体实施方式
参考图1，本实用新型基于FPGA的数字调制模式自动识别装置，包括信号采样模块、归一化模块、瞬时幅度谱密度最大值计算模块、瞬时幅度峰度计算模块、调制信号频率分量总净值计算模块和门限判决模块，所述信号采样模块的输出端与归一化模块的输入端连接，所述归一化模块的第一输出端与瞬时幅度谱密度最大值计算模块的输入端连接，所述瞬时幅度谱密度最大值计算模块的输出端与门限判决模块的第一输入端连接，所述归一化模块的第二输出端与瞬时幅度峰度计算模块的输入端连接，所述瞬时幅度峰度计算模块的输出端与门限判决模块的第二输入端连接，所述归一化模块的第三输出端与调制信号频率分量总净值计算模块的输入端连接，所述调制信号频率分量总净值计算模块的输出端与门限判决模块的第三输入端连接。
其中，所述归一化模块、瞬时幅度谱密度最大值计算模块、瞬时幅度峰度计算模块、调制信号频率分量总净值计算模块和门限判决模块都需要一个相同的时钟和复位输入。
参考图2，进一步作为优选的实施方式，所述归一化模块包括模数转换器、第一累加器、双口RAM单元、第一除法器和归一化处理单元，所述信号采样模块的输出端与模数转换器的输入端连接，所述模数转换器的第一输出端与双口RAM单元的第一输入端连接，所述模数转换器的第二输出端与第一累加器的输入端连接，所述第一累加器的第一输出端与双口RAM单元的第二输入端连接，所述第一累加器的第二输出端与第一除法器的第一输入端连接，所述双口RAM单元的第一输出端与第一除法器的第二输入端连接，所述第一除法器的输出端通过归一化处理单元进而连接至双口RAM单元的第三输入端。
优选的，所述归一化模块主要对输入的信号数据进行归一化处理。
设信号的采样点数为Ns、零中心归一化瞬时幅度为αcn(i)，
则αcn(i)＝αn(i)-1，其中
可知
根据αcn(i)的实现公式可知，在FPGA中实现时主要完成累加、乘除以及整个过程的控制工作，实现累加可以采用流水线结构，即把一个周期内执行的逻辑操作分成几步小的操作，并在高速的时钟内完成；由公式还可以看到，从模数转换器输出的采样数据α(i)输入第一累加器进行累加计算数据累加和accum_sum后还要和以前采样的数据α(i)进行计算，因此需要对采样数据α(i)进行缓存，在这里调用双口RAM单元对数据进行处理。当数据α(i)累加完毕后，输出一个累加结束信号accum_stop，开始读出双口RAM单元内存储的数据α(i)，同时擦除该地址的数据α(i)，将从双口RAM单元中读出的数据α(i)与ccum_sum输入除法器14进行除法运算，得到归一化处理单元得到数据αn(i)，将所得的结果用定点数表示，然后将归一化处理过的数据αcn(i)再次回存入双口RAM单元，存储第一个归一化处理数据αcn(i)时输出一个启动信号，读出一个数据α(i)回存一个数据αcn(i)，直至将所需要的数据α(i)全部进行归一化处理，此时，双口RAM单元内存储的是Ns个零中心归一化瞬时幅度数据αcn(i)，当瞬时幅度谱密度最大值计算模块、瞬时幅度峰度计算模块、调制信号频率分量总净值计算模块等特征提取模块需要对归一化数据α(i)进行处理时，输出启动信号start即可以处理双口RAM单元中的数据。
参考图3，进一步作为优选的实施方式，所述瞬时幅度谱密度最大值计算模块包括第一FFT运算模块、最大值计算模块和第一平方器，所述双口RAM单元的第二输出端依次通过第一FFT运算模块、最大值计算模块和第一平方器进而连接至门限判决模块的第一输入端。
其中，最大值计算模块可采用数字比较器与存储器实现。最大值计算只需要一个比较器即可顺序求出当前码相位N点的最大值。搜索最大值的方法如下：假定当前码相位累加结果的第一个值为最大值，从第二个值开始与上一个值进行比较，若该值大于最大值，则最大值进行更新，更新为当前值；否则最大值进行保持，保持上一次的最大值，如此往复，直至第N个值比较完毕；得到当前码相位的最大值及其所在的位置；按照此方法继续搜索下一个码相位的最大值。
所述瞬时幅度谱密度最大值计算模块主要是从输入信号中提取出特征值以对ASK信号与其他信号进行识别。Rmax表示瞬时幅度谱密度最大值。
由瞬时幅度谱密度的最大值
可得Rmax＝Nsγmax＝max|FFT(αcn(i))|2；
由其实现公式可知，该模块在FPGA中实现时主要通过第一FFT运算模块、最大值计算模块和第一平方器进行运算，同时该模块与归一化模块相连接，当第一FFT运算模块的sink_already为高电平时，读出数据进行FFT运算，FFT运算可以直接调用IP核实现，然后比较经过第一FFT运算模块运算后的数据，取FFT运算后的数据最大值进行平方运算，即可得到所需参数Rmax。
参考图4，进一步作为优选的实施方式，所述瞬时幅度峰度计算模块包括第二平方器、第三平方器、第四平方器、第二累加器、第三累加器和第二除法器，所述双口RAM单元的第三输出端与第二平方器的输入端连接，所述第二平方器的第一输出端依次通过第三平方器和第二累加器进而连接至第二除法器的第一输入端，所述第二平方器的第二输出端依次通过第三累加器和第四平方器进而连接至第二除法器的第二输入端，所述第二除法器的输出端与门限判决模块的第二输入端连接。
所述瞬时幅度峰度计算模块主要是从输入信号中提取出特征值以对FSK信号与PSK信号进行识别。其中表示瞬时幅度峰度。
由于瞬时幅度峰度
由公式可知
则
根据算法分析的结果,计算过程分两路:一路完成平方的统计和；另一路实现统计和的平方,因此该运算单元需采用两处这种设计,分别实现两路运算中的统计和。由分析可知，瞬时幅度峰度计算模块在FPGA实现中需要完成累加、平方以及除法操作，首先控制过程发送一个启动信号，开始从归一化模块读取数据，将从双口RAM单元中读出的数据平方后分两路进行处理，一路先进行平方处理，然后求其累加和，另一路先进行累加，然后再计算平方值，最后进行除法处理，最后得到瞬时幅度峰度。
参考图5，进一步作为优选的实施方式，所述调制信号频率分量总净值计算模块包括加法器、第二FFT运算模块和第四累加器，所述双口RAM单元的第四输出端依次通过加法器、第二FFT运算模块和第四累加器进而连接至门限判决模块的第三输入端。
所述调制信号频率分量总净值计算模块主要是从输入信号中提取出特征值以对2FSK信号与4FSK信号进行识别。Sum_fft表示调制信号频率分量总净值。
该参数的实现比较简单，Sum_fft的FPGA实现主要是完成FFT运算以及累加，主要是将归一化处理模块的数据读出来，然后通过加法器进行加1操作，将加1后的数据通过第二FFT运算模块进行FFT运算，将得到的最终结果进行累加操作即可得到。
优选的，所述门限判决模块可采用多个数字比较器实现，当通过FPGA对信号进行处理得到三个特征参数瞬时幅度谱密度最大值Rmax、瞬时幅度峰度以及调制信号频率分量总净值Sum_fft，需要对其得到的结果进行判定，当超过某一判决门限时，会对信号进行识别，本实施例中，当Rmax大于Th1时，会认为该信号是ASK信号，接着判定当大于Th2时，信号自动识别为4ASK信号，否则为2ASK信号，其它信号的识别类推。
本实用新型在4dB以上的信噪比条件下识别率很高，达到99％以上。
本实用新型中的归一化处理单元、第一FFT运算模块和第二FFT运算模块等均可采用对应的芯片或FPGA实现。
以上是对本实用新型的较佳实施进行了具体说明，但本实用新型创造并不限于所述实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (5)

1.基于FPGA的数字调制模式自动识别装置，其特征在于：包括信号采样模块、归一化模块、瞬时幅度谱密度最大值计算模块、瞬时幅度峰度计算模块、调制信号频率分量总净值计算模块和门限判决模块，所述信号采样模块的输出端与归一化模块的输入端连接，所述归一化模块的第一输出端与瞬时幅度谱密度最大值计算模块的输入端连接，所述瞬时幅度谱密度最大值计算模块的输出端与门限判决模块的第一输入端连接，所述归一化模块的第二输出端与瞬时幅度峰度计算模块的输入端连接，所述瞬时幅度峰度计算模块的输出端与门限判决模块的第二输入端连接，所述归一化模块的第三输出端与调制信号频率分量总净值计算模块的输入端连接，所述调制信号频率分量总净值计算模块的输出端与门限判决模块的第三输入端连接。
2.根据权利要求1所述的基于FPGA的数字调制模式自动识别装置，其特征在于：所述归一化模块包括模数转换器、第一累加器、双口RAM单元、第一除法器和归一化处理单元，所述信号采样模块的输出端与模数转换器的输入端连接，所述模数转换器的第一输出端与双口RAM单元的第一输入端连接，所述模数转换器的第二输出端与第一累加器的输入端连接，所述第一累加器的第一输出端与双口RAM单元的第二输入端连接，所述第一累加器的第二输出端与第一除法器的第一输入端连接，所述双口RAM单元的第一输出端与第一除法器的第二输入端连接，所述第一除法器的输出端通过归一化处理单元进而连接至双口RAM单元的第三输入端。
3.根据权利要求2所述的基于FPGA的数字调制模式自动识别装置，其特征在于：所述瞬时幅度谱密度最大值计算模块包括第一FFT运算模块、最大值计算模块和第一平方器，所述双口RAM单元的第二输出端依次通过第一FFT运算模块、最大值计算模块和第一平方器进而连接至门限判决模块的第一输入端。
4.根据权利要求2所述的基于FPGA的数字调制模式自动识别装置，其特征在于：所述瞬时幅度峰度计算模块包括第二平方器、第三平方器、第四平方器、第二累加器、第三累加器和第二除法器，所述双口RAM单元的第三输出端与第二平方器的输入端连接，所述第二平方器的第一输出端依次通过第三平方器和第二累加器进而连接至第二除法器的第一输入端，所述第二平方器的第二输出端依次通过第三累加器和第四平方器进而连接至第二除法器的第二输入端，所述第二除法器的输出端与门限判决模块的第二输入端连接。
5.根据权利要求2所述的基于FPGA的数字调制模式自动识别装置，其特征在于：所述调制信号频率分量总净值计算模块包括加法器、第二FFT运算模块和第四累加器，所述双口RAM单元的第四输出端依次通过加法器、第二FFT运算模块和第四累加器进而连接至门限判决模块的第三输入端。
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