CN206039520U - 一种高速处理板 - Google Patents

Abstract

本实用新型公开了一种高速处理板，包括外壳，所述外壳内设置有电源模块、DSP模块、时钟模块、FPGA模块、时钟模块和接口模块，电源模块为其它各模块供电，时钟模块为DSP模块提供时钟信号，DSP模块包括5块DSP芯片，分别为DSP0、DSP1、DSP2、DSP3和DSP4，DSP芯片的JTAG信号经插座引出至外壳的前面板，各DSP芯片之间通过Link口成环形连接，LINK口传输以4bit模式，DSP芯片之间通信的Link口传输速率等于或大于125 Mb/S。FPGA模块与DSP芯片之间连接的Link口传输速率等于或大于20Mb/S，DSP芯片的内核时钟均为600MHz。本实用新型主要由5块DSP芯片和大容量的FPGA模块构成，FPGA模块通过Link口向DSP芯片传送数据，具有处理大规模数据的能力，并可通过外部总线发送指令对DSP芯片进行控制。

Description

一种高速处理板

技术领域

本实用新型涉及电子通信技术领域，具体的涉及一种高速处理板。

背景技术

目前的DSP处理器大多只能在某一时刻接收或者发送，这样使总线传输带宽大大折扣（至少缩小一倍）。有些DSP处理器为了解决这一个问题增加了一些辅助通道，比如McBSP、HPI 等。但是这些接口速率都非常低，最高也就几十MB 的速率等级，显然不能满足现代信号处理的需求。

发明内容

针对上述现有技术存在的问题，本实用新型在现有技术基础之上作进一步改进，本实用新型涉及一种基于高速处理板，本实用新型由5块DSP芯片组成DSP模块，由FPGA模块向DSP模块传送数据，数据处理速率很高。

本实用新型通过以下技术方案实现上述实用新型目的。

一种高速处理板，包括外壳，所述外壳内设置有电源模块、DSP模块、时钟模块、FPGA模块、时钟模块和接口模块，所述电源模块为其它各模块供电，所述时钟模块为DSP模块提供时钟信号，所述DSP模块包括5块DSP芯片，分别为DSP0、DSP1、DSP2、DSP3和DSP4，所述DSP芯片的JTAG信号经插座引出至外壳的前面板，各DSP芯片之间通过Link口成环形连接，LINK口传输以4bit模式，DSP芯片之间通信的Link口传输速率等于或大于125 Mb /S。，FPGA模块与DSP芯片之间连接的Link口传输速率等于或大于20Mb /S ，DSP芯片的内核时钟均为600MHz。

本实用新型主要由5块DSP芯片和大容量的FPGA模块构成，FPGA模块通过Link口向DSP芯片传送数据，具有处理大规模数据的能力，并可通过外部总线发送指令对DSP芯片进行控制。JTAG信号经插座引出至前面板，通过专用转接板进行在线调试和程序固化。LINK口传输要求4bit模式，DSP芯片之间直连link速率不低于125 Mb /S，优选以600 Mb /S进行设计，FPGA与DSP之间link速率不低于20Mb /S，优选以80 Mb /S进行设计，因此走线严格按照阻抗匹配原则，结合以往走线经验，对内电、内地的划分采用整体划分，避免小区域的单独划分对传输速率造成的影响。

进一步的，所述DSP芯片为ADSP-TS201SABPZ060，5片DSP芯片的JTAG接口通过菊花链方式进行连接，所述DSP0芯片外挂8Mb的FLASH芯片，所述DSP1外挂128Mb/32bit的SDRAM芯片，所述DSP4芯片的数据地址总线通过双口芯片与外界连接，菊花链方式可以利用有限的信号传输线连接多台设备，不存在总线竞争和阻塞等问题。

进一步的，所述SDRAM芯片为MT48LC32M16，所述FLASH芯片选用S29GL256，所述DSP0芯片外挂一片S29GL256 FLASH芯片，所述DSP1外挂两片MT48LC32M16 2PSDRAM，即可满足用户使用要求，DSP4总线通过双口芯片对外通信。

进一步的，所述FPGA模块包括一个FPGA芯片，所述FPGA芯片为Altera公司的EP2C70F672芯片，所述FPGA芯片的JTAG信号经插座引出至前面板，方便在线调试和逻辑烧写，FPGA芯片采用配置芯片启动，FPGA芯片通过Link口向DSP芯片传送数据，EP2C70F672芯片具有4个高性能PLL，以及多达475个用户自定义IO，能够满足该高速处理板的设计需求。

进一步的，所述电源模块通过CPLD和与CPLD连接的电源管理控制，通过电源管理，降低在高低温下Link口通信不稳定的风险。

进一步的，所述时钟模块包括一块AD9522芯片，所述DSP芯片和SDRAM芯片均由时钟模块单独提供时钟，所需时钟较多，而AD9522可提供12路差分时钟或者24路单端时钟，可通过配置输出不同的时钟频率，因此选用AD9522芯片为整版提供时钟。

进一步的，所述时钟模块产生50MHz时钟，再通过DSP芯片内部进行12倍频。

进一步的，所述外壳为散热盒体，尺寸为180mm×宽170mm×高1.8mm (±0.2mm)，本实用新型体积小、重量轻，便于计算机内插接。而且，外壳表面不应有凹痕、划伤、裂缝、变形等现象；表面镀涂层不应起泡、龟裂和脱落，金属零件不应有锈蚀和机械损伤，外壳上有清晰、完整和整齐的说明功能的文字符号和标志。

进一步的，所述外壳的前面板预留FPGA测试口，便于该高速处理板测试。

本实用新型与现有技术相比，至少具有以下益效果：

（1）本实用新型主要由5块DSP芯片和大容量的FPGA模块构成，FPGA模块通过Link口向DSP芯片传送数据，具有处理大规模数据的能力，并可通过外部总线发送指令对DSP芯片进行控制。

（2）本实用新型基于上述设计思路，能够实现模块化、标准化设计，提高其通用性，而且操作简单，方便快捷。

（3）本实用新型中5个DSP芯片设计为分布式组阵，JTAG接口通过菊花链方式进行连接，可以利用有限的信号传输线连接多台设备，不存在总线竞争和阻塞等问题，更加增强其数据处理能力。

附图说明

此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中：

图1为本实用新型的原理框图；

图2为本实用新型内部连接关系图；

图3为本实用新型中Link口连接关系图；

图4为本实用新型中DSP模块原理框图

图5为本实用新型中FPGA模块原理框图；

图6为本实用新型中时钟模块原理框图；

图7为本实用新型的外形结构图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。

实施例1：

如图1至图4所示，一种高速处理板，包括外壳，所述外壳内设置有电源模块、DSP模块、时钟模块、FPGA模块、时钟模块和接口模块，电源模块为其它各模块供电，时钟模块为DSP模块提供时钟信号， DSP模块包括5块DSP芯片，分别为DSP0、DSP1、DSP2、DSP3和DSP4，DSP芯片的JTAG信号经插座引出至外壳的前面板，各DSP芯片之间通过Link口成环形连接，LINK口传输以4bit模式，DSP芯片之间通信的Link口传输速率等于或大于125 Mb /S。，FPGA模块与DSP芯片之间连接的Link口传输速率等于或大于20Mb /S ，DSP芯片的内核时钟均为600MHz。

本实用新型主要由5块DSP芯片和大容量的FPGA模块构成，FPGA模块通过Link口向DSP芯片传送数据，具有处理大规模数据的能力，并可通过外部总线发送指令对DSP芯片进行控制。JTAG信号经插座引出至前面板，通过专用转接板进行在线调试和程序固化。LINK口传输要求4bit模式，DSP芯片之间直连link速率不低于125 Mb /S，优选以600 Mb /S进行设计，FPGA与DSP之间link速率不低于20Mb /S，优选以80 Mb /S进行设计，因此走线严格按照阻抗匹配原则，结合以往走线经验，对内电、内地的划分采用整体划分，避免小区域的单独划分对传输速率造成的影响。

实施例2：

本实施例是在上述实施例基础上做的进一步改进，如图1至图4所示，在本实施例中， DSP芯片为ADSP-TS201SABPZ060，5片DSP芯片的JTAG接口通过菊花链方式进行连接，DSP0芯片外挂8Mb的FLASH芯片， DSP1外挂128Mb/32bit的SDRAM芯片， DSP4芯片的数据地址总线通过双口芯片与外界连接，菊花链方式可以利用有限的信号传输线连接多台设备，不存在总线竞争和阻塞等问题。SDRAM芯片为MT48LC32M16，FLASH芯片选用S29GL256， DSP0芯片外挂一片S29GL256 FLASH芯片， DSP1外挂两片MT48LC32M16 2PSDRAM，即可满足用户使用要求，DSP4总线通过双口芯片对外通信。

实施例3：

本实施例是在上述实施例基础上做的进一步改进，如图1至图5所示，在本实施例中，述FPGA模块包括一个FPGA芯片，所述FPGA芯片为Altera公司的EP2C70F672芯片，所述FPGA芯片的JTAG信号经插座引出至前面板，方便在线调试和逻辑烧写，FPGA芯片采用配置芯片启动，FPGA芯片通过Link口向DSP芯片传送数据，EP2C70F672芯片具有4个高性能PLL，以及多达475个用户自定义IO，能够满足该高速处理板的设计需求。

实施例4：

本实施例是在上述实施例基础上做的进一步改进，如图2所示，在本实施例中，所述电源模块通过CPLD和与CPLD连接的电源管理控制，CPLD晶振为25MHz，通过电源管理，降低在高低温下Link口通信不稳定的风险。

实施例4：

本实施例是在上述实施例基础上做的进一步改进，如图1至图6所示，在本实施例中，时钟模块包括一块AD9522芯片，时钟模块产生50MHz时钟，再通过DSP芯片内部进行12倍频。 DSP芯片和SDRAM芯片均由时钟模块单独提供时钟，所需时钟较多，而AD9522可提供12路差分时钟或者24路单端时钟，可通过配置输出不同的时钟频率，因此选用AD9522芯片为整版提供时钟。

实施例5：

本实施例是在上述实施例基础上做的进一步改进，如图7所示，在本实施例中，外壳为散热盒体，尺寸为180mm×170mm×1.8mm(±0.2mm)，本实用新型体积小、重量轻，便于计算机内插接。而且，外壳表面不应有凹痕、划伤、裂缝、变形等现象；表面镀涂层不应起泡、龟裂和脱落，金属零件不应有锈蚀和机械损伤，外壳上有清晰、完整和整齐的说明功能的文字符号和标志。为便于该高速处理板测试，外壳的前面板预留有FPGA测试口。

如上所述，可较好的实施本实用新型。

Claims (9)

1.一种高速处理板，其特征在于：包括外壳，所述外壳内设置有电源模块、DSP模块、时钟模块、FPGA模块、时钟模块和接口模块，所述电源模块为其它各模块供电，所述时钟模块为DSP模块提供时钟信号，所述DSP模块包括5块DSP芯片，分别为DSP0、DSP1、DSP2、DSP3和DSP4，所述DSP芯片的JTAG信号经插座引出至外壳的前面板，各DSP芯片之间通过Link口成环形连接，LINK口传输以4bit模式，DSP芯片之间通信的Link口传输速率等于或大于125 Mb/S，FPGA模块与DSP芯片之间连接的Link口传输速率等于或大于20Mb /S ，DSP芯片的内核时钟均为600MHz。

2.根据权利要求1所述的高速处理板，其特征在于：所述DSP芯片为ADSP-TS201SABPZ060， 5片DSP芯片的JTAG接口通过菊花链方式进行连接，所述DSP0芯片外挂8Mb的FLASH芯片，所述DSP1外挂128Mb/32bit的SDRAM芯片，所述DSP4芯片的数据地址总线通过双口芯片与外界连接。

3.根据权利要求2所述的高速处理板，其特征在于：所述SDRAM芯片为MT48LC32M16，所述FLASH芯片选用S29GL256，所述DSP0芯片外挂一片S29GL256 FLASH芯片，所述DSP1外挂两片MT48LC32M16 2PSDRAM。

4.根据权利要求1所述的高速处理板，其特征在于：所述FPGA模块包括一个FPGA芯片，所述FPGA芯片为Altera公司的EP2C70F672芯片，所述FPGA芯片的JTAG信号经插座引出至前面板，FPGA芯片采用配置芯片启动，FPGA芯片通过Link口向DSP芯片传送数据。

5.根据权利要求1所述的高速处理板，其特征在于：所述电源模块通过CPLD和与CPLD连接的电源管理控制。

6.根据权利要求2所述的高速处理板，其特征在于：所述时钟模块包括一块AD9522芯片，所述DSP芯片和SDRAM芯片均由时钟模块单独提供时钟。

7.根据权利要求6所述的高速处理板，其特征在于：所述时钟模块产生50MHz时钟，再通过DSP芯片内部进行12倍频。

8.根据权利要求1所述的高速处理板，其特征在于：所述外壳为散热盒体，尺寸为长180mm×宽170mm×高1.8mm。

9.根据权利要求8所述的高速处理板，其特征在于：所述外壳的前面板预留FPGA测试口。