CN205880528U - 一种基于fpga的高精度同步采样装置 - Google Patents

Abstract

本实用新型涉及一种基于FPGA的高精度同步采样装置，其特征在于，包括：采样装置GPS接收机、FPGA、CPU和本地晶振，采样装置与FPGA连接，GPS接收机与FPGA、CPU连接，本地晶振与FPGA连接，FPGA与CPU连接。本实用新型的有益效果为：实现实时高精度同步采样；采样间隔误差小于10ns；采样速率可配置，可支持1‑SMPS～65,600‑SMPS；通过FPGA实现对AD采样芯片的自动控制，以及AD数据的串并转换；同时将AD采样数据进行自定义格式封包或SV报文封包，并支持以太网发送；在GPS信号和IRIG‑B码输入信号中断的情况下，实现高精度的自守时情况下的高精度同步采样。

Description

一种基于FPGA的高精度同步采样装置

技术领域

本实用新型涉及同步测量技术领域，具体涉及一种基于FPGA的高精度同步采样装置。

背景技术

电力系统的快速发展，对时间同步的要求日益迫切，需要准确、安全、可靠的时钟源，为电力系统各类运行设备提供准确的时间基准。由于全球定位系统(GPS)已经成为全球共享并具有极高精度的时间发布系统，因而基于GPS的对时信号已在电力系统中得到了广泛的应用。GPS对时信号的方式主要包括脉冲同步方式、串口信息同步方式、IRIG-B码同步方式等，IRIG-B码同步方式对时精确并简化了对时回路，国家电网公司已明确要求逐步采用IRIG-B码标准实现GPS装置和相关系统或设备的对时。

IRIG-B由于对时精度高，解码比较复杂，对硬件要求高。现有技术中对于IRIG-B码的解码器采用微处理器来实现，由于微处理的顺序执行限制对于IRIG-B码的解析将占用大量的处理时间，不能完整解算出高精度的时间码，这将直接影响微处理对其它任务的响应。同时，解码器输出的时间信息为BCD码格式，使用时还需增加额外的格式转换模块才能获取所需的UTC时间。另外IRIG-B协议比较复杂，对开发人员要求也高。

实用新型内容

针对上述问题中存在的不足之处，本实用新型提供一种基于FPGA的高精度同步采样装置，实现实时高精度同步采样。

为实现上述目的，本实用新型提供一种基于FPGA的高精度同步采样装置，包括：采样装置GPS接收机、FPGA、CPU和本地晶振，所述采样装置与所述FPGA连接，所述GPS接收机与所述FPGA、所述CPU连接，所述本地晶振与所述FPGA连接，所述FPGA与所述CPU连接；

所述采样装置采集IRIG-B码信号，采集后的信号输入所述FPGA，所述GPS接收机接收GPS信号，所述GPS接收机输出时间信号至所述FPGA和所述CPU，所述本地晶振的时钟频率作为基准，测量GPS信号秒脉冲的间隔，经过所述FPGA处理后，IRIG-B码信号都对应准确的GPS时间，实现同步采样。

作为本实用新型进一步改进，所述FPGA包括解码模块、接口模块、整形模块、校准模块和转换模块，所述解码模块与所述整形模块连接，所述接口模块与所述转换模块连接，所述整形模块、所述校准模块和所述转换模块依次连接；

所述采样装置将采集后的信号输入所述解码模块，所述转换模块将转换后的信号输出至所述CPU。

作为本实用新型进一步改进，所述接口模块提供采样率配置接口；

所述IRIG-B码信号输入所述解码模块，所述解码模块实现IRIG-B码的解码，恢复出秒脉冲信号以及UTC时间；

所述整形模块对所述解码模块恢复出秒脉冲信号进行整形，通过Kalman滤波算法获得B码的统计秒脉冲间隔周期数，生成整形后的秒脉冲信号；

所述校准模块利用整形后的秒脉冲信号对所述本地晶振进行校准，并获得本地晶振的时钟加快、减慢控制向量；

所述转换模块利用所述接口模块配置的采样间隔周期数的整数部分和小数部分获得ADC采样控制脉冲，并对AD串行数据进行串并转换，以及时间戳标记。

作为本实用新型进一步改进，所述FPGA还包括封包模块，所述转换模块连接所述封包模块，所述封包模块将采样得到的数据进行封包，并发送到所述CPU进行处理。

本实用新型的有益效果为：

1、本装置基于IRIG-B码通过FPGA进行本地晶振的校准，实现实时高精度同步采样；

2、本装置的采样间隔误差小于10ns，对于50MHz电网，仅相当于0.00018°相角；

3、本装置的采样速率可配置，可支持1-SMPS～65,600-SMPS；

4、本装置基于FPGA实现对AD采样芯片的自动控制，以及AD数据的串并转换；

5、本装置基于FPGA实现将AD采样数据进行自定义格式封包或SV报文封包，并支持以太网发送；

6、本装置还能在GPS信号和IRIG-B码输入信号中断的情况下，实现高精度的自守时情况下的高精度同步采样。

附图说明

图1为本实用新型一种基于FPGA的高精度同步采样装置的结构示意图；

图2为图1中FPGA的具体结构框图。

具体实施方式

如图1所示，本实用新型实施例的一种基于FPGA的高精度同步采样装置，其特征在于，包括：采样装置GPS接收机、FPGA、CPU和本地晶振，采样装置与FPGA连接，GPS接收机与FPGA、CPU连接，本地晶振与FPGA连接，FPGA与CPU连接。

采样装置采集IRIG-B码信号，采集后的信号输入FPGA，GPS接收机接收GPS信号，GPS接收机输出时间信号至FPGA和CPU，本地晶振的时钟频率作为基准，测量GPS信号秒脉冲的间隔，经过FPGA处理后，IRIG-B码信号都对应准确的GPS时间，实现同步采样。

如图2所示，FPGA包括解码模块、接口模块、整形模块、校准模块和转换模块，解码模块与整形模块连接，接口模块与转换模块连接，整形模块、校准模块和转换模块依次连接，采样装置将采集后的信号输入解码模块，转换模块将转换后的信号输出至CPU。

其中，接口模块提供采样率配置接口。

IRIG-B码信号输入解码模块，解码模块实现IRIG-B码的解码，恢复出秒脉冲信号以及UTC时间。

整形模块对解码模块恢复出秒脉冲信号进行整形，通过Kalman滤波算法获得B码的统计秒脉冲间隔周期数，生成整形后的秒脉冲信号。

校准模块利用整形后的秒脉冲信号对本地晶振进行校准，并获得本地晶振的时钟加快、减慢控制向量。

转换模块利用接口模块配置的采样间隔周期数的整数部分和小数部分获得ADC采样控制脉冲，并对AD串行数据进行串并转换，以及时间戳标记。

进一步的，FPGA还包括可选的封包模块。转换模块连接封包模块，封包模块将采样得到的数据进行封包，并发送到CPU进行处理。

本实用新型的装置基于IRIG-B码通过FPGA进行本地晶振的校准，实现实时高精度同步采样。采样间隔误差小于10ns，对于50MHz电网，仅相当于0.00018°相角。通过接口模块可配置采样速率，支持1-SMPS～65,600-SMPS。通过FPGA实现对AD采样芯片的自动控制，以及AD数据的串并转换，还可实现将AD采样数据进行自定义格式封包或SV报文封包，并支持以太网发送。同时，还能在GPS信号和IRIG-B码输入信号中断的情况下，实现高精度的自守时情况下的高精度同步采样。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (4)

1.一种基于FPGA的高精度同步采样装置，其特征在于，包括：采样装置GPS接收机、FPGA、CPU和本地晶振，所述采样装置与所述FPGA连接，所述GPS接收机与所述FPGA、所述CPU连接，所述本地晶振与所述FPGA连接，所述FPGA与所述CPU连接；

所述采样装置采集IRIG-B码信号，采集后的信号输入所述FPGA，所述GPS接收机接收GPS信号，所述GPS接收机输出时间信号至所述FPGA和所述CPU，所述本地晶振的时钟频率作为基准，测量GPS信号秒脉冲的间隔，经过所述FPGA处理后，IRIG-B码信号都对应准确的GPS时间，实现同步采样。

2.根据权利要求1所述的高精度同步采样装置，其特征在于，所述FPGA包括解码模块、接口模块、整形模块、校准模块和转换模块，所述解码模块与所述整形模块连接，所述接口模块与所述转换模块连接，所述整形模块、所述校准模块和所述转换模块依次连接；

所述采样装置将采集后的信号输入所述解码模块，所述转换模块将转换后的信号输出至所述CPU。

3.根据权利要求2所述的高精度同步采样装置，其特征在于，所述接口模块提供采样率配置接口；

所述IRIG-B码信号输入所述解码模块，所述解码模块实现IRIG-B码的解码，恢复出秒脉冲信号以及UTC时间；

所述整形模块对所述解码模块恢复出秒脉冲信号进行整形，通过Kalman滤波算法获得B码的统计秒脉冲间隔周期数，生成整形后的秒脉冲信号；

所述校准模块利用整形后的秒脉冲信号对所述本地晶振进行校准，并获得本地晶振的时钟加快、减慢控制向量；

所述转换模块利用所述接口模块配置的采样间隔周期数的整数部分和小数部分获得ADC采样控制脉冲，并对AD串行数据进行串并转换，以及时间戳标记。

4.根据权利要求2所述的高精度同步采样装置，其特征在于，所述FPGA还包括封包模块，所述转换模块连接所述封包模块，所述封包模块将采样得到的数据进行封包，并发送到所述CPU进行处理。