CN205378049U - Cmos图像传感器像元合并读出电路结构 - Google Patents

Abstract

本专利公开了一种CMOS图像传感器像元合并读出电路结构。该结构包括列总线，列放大器，列读出复位开关、列选通开关，列合并电容，列合并控制开关，列合并总线，列合并输出开关，行合并电容，合并复位开关，行合并控制开关，行合并总线及输出放大器。系统工作时，由列总线依次选取待合并像元所在行，通过列合并控制开关和行合并控制开关完成行列像元合并操作，最终经输出放大器输出像元合并后的信号。本专利的优点在于实现了CMOS图像传感器任意规模的像元合并功能，同时提升了信噪比和帧频。

Description

CMOS图像传感器像元合并读出电路结构

技术领域：

本专利涉及图像传感器领域，具体涉及一种CMOS图像传感器像元合并读出结构。

背景技术：

目前，CMOS图像传感器的性能不断提高，已广泛应用于各类科学成像，如遥感、高速摄影、光谱成像等。这类特殊应用的具体需求比较灵活，有时需要获取高分辨率的细致图像，有时则必须保证高帧频工作，对分辨率要求不高。为解决这一问题，以往的CCD图像传感器开发了像元合并功能，可以将相邻几个像元的信号合而为一，作为一个像元读出。这样，在需要高帧频的场合，可以用该方法牺牲系统分辨率，有效减少读出次数，降低读出时间，从而提高帧频。同时，N个像元合并读出，理论上可以将信噪比提升倍，增加系统信噪比。

然而，这种像元合并的方法也有着显著的缺点。首先，CCD的像元合并基于电荷包的累加，这种工艺在目前发展迅速的CMOS探测器中无法使用；其次，这种方式的最大像元合并个数受到CCD势阱容量的限制，无法实现任意规模的像元合并。而当前CMOS图像传感器虽然也出现了像元合并技术，但要么是在探测器外部的数字域进行累加，无法降低探测器模拟输出口速率，信噪比提升也有限；要么是受叠加电容的限制，只能实现固定模式(如2×2，4×4)像元合并。而在对灵活性需求非常迫切的科学应用领域(例如光谱成像中的谱段合并，精细遥感中的普查应用等)，非常需要能够实现任意规模像元合并的CMOS探测器内部读出结构。

发明内容：

本专利提出了一种CMOS图像传感器像元合并读出电路结构。

本专利解决的技术问题是实现任意规模像元合并的CMOS探测器内部读出电路结构，同时还提高了信噪比和帧频。

一种CMOS图像传感器像元合并读出结构，如附图1所示，包括列总线，列放大器，列读出复位开关，列选通开关，列合并电容，列合并控制开关，列合并总线，列合并输出开关，行合并电容，合并复位开关，行合并控制开关，行合并总线及输出放大器。该CMOS图像传感器像元合并读出结构的特征在于：

列总线连接到列读出复位开关与列放大器并联结构的输入端，列选通开关连接到列读出复位开关与列放大器并联结构的输出端后，通过列选通开关连接到列合并电容上；列合并总线跨接在各列的列合并电容上，每两个跨接结点之间设有一个列合并控制开关用于列合并操作；合并复位开关与行合并电容并联，其并联结构的输入端连接在列合并控制开关的输出端，行合并总线跨接在各列的行合并电容上，每两个跨接结点之间设有一个行合并控制开关用于行合并操作，行合并控制开关的输出端连接到输出放大器的输入端。

所述CMOS图像传感器像元合并读出结构工作时，由列总线依次选取待合并像元所在行，通过列合并控制开关和行合并控制开关完成行列像元合并操作，最终经输出放大器输出像元合并后的信号。

如附图2所示，对于一个M行，N列的CMOS探测器，进行p×q像元合并，最终输出m×n规模的图像，满足p×m＝M，q×n＝N，p>1,q>1,p≤q，在探测器产生的信号进入列总线后，该读出电路结构的合并方法步骤如下：

步骤(1)闭合所有列读出复位开关、合并复位开关，将列合并电容与行合并电容上电压复位，复位后将以上开关断开；

步骤(2)将第1至q列的列总线连接到第1行像素，同时闭合第1至q列的列选通开关，此时第1行1至q列像素的信号储存在对应的列合并电容上；

步骤(3)闭合第1至q列的列合并控制开关，此时第1至q列列合并电容上的信号相通，且信号值都等同于该行1至q列像素的信号均值；

步骤(4)断开1至q列的列合并控制开关，闭合第1列的列合并输出开关，将列合并电容上的信号转移到该列的行合并电容上；

步骤(5)断开第1列的列合并输出开关；

步骤(6)重复步骤(1)至步骤(5)，每次重复时，在步骤(2)中分别将第1至q列的列总线连接到第2行、第3行……直至第p行像素，在步骤(4)中分别闭合第1列，第2列……直至第p列的列合并输出开关，步骤(1)至步骤(5)共计进行p次，步骤结束后第1至p列的行合并电容上分别存储了探测器第1至p行，每行q个像素的信号均值；

步骤(7)闭合第1至p-1列的行合并控制开关，保持第p列行合并控制开关断开，此时第1至p列合并电容上的信号相通，且信号值都等同于p×q个像素的信号均值；

步骤(8)断开所有行合并控制开关，在第1至p列的输出放大器中任选一列读出，读出结果为p×q个像素的信号均值，该p×q个像元合并读出完成；

以上步骤完成单个合并模块(规模p×q)的像元合并操作，全帧读出时，同一合并行中n个合并模块的步骤(1)至步骤(7)同时完成，步骤(8)按第1至第n个合并模块依次进行，完成一个合并行后，再进行下一个合并行的操作，直至全帧数据读出，获取m×n规模的图像。

根据噪声理论，假设参与合并的p×q个像素信号均值为S，噪声均值为N(考虑主要噪声源为光子噪声)，则这p×q个像素的平均信噪比约为：而利用本专利中的像元合并方法，p×q个像素合并后，输出信号仍为S，但经过平均后，输出噪声约为新的信噪比满足：即信噪比提高了约倍。这个结果与传统CCD利用电荷包进行像元合并的方式结果一致。

像元合并后，完整一帧成像的输出放大器读出次数由M×N次减少到了m×n次，帧频提升了p×q倍。

将所有列合并控制开关和行合并控制开关保持断开状态，可关闭像元合并功能，图像传感器正常输出M×N规模的图像。

本专利的优点在于，在CMOS传感器中实现了任意规模的像元合并功能，只须调整工作时序就可以改变合并规模。同时，这种像元合并的电路结构作为硬件集成在传感器读出电路中，可避免后期数字域像元合并带来的信噪比损失，并且缓解了探测器读出放大器的速率压力，能够大幅提高工作帧频。本专利提出的读出结构还可增加相关双采样等功能，进一步提升信噪比，应用于工作要求灵活的科学成像场合，比如成像光谱仪谱段合并，高分辨率相机的高速模式等。

附图说明：

附图1为本专利的读出结构示意图。

附图2为像元合并示意图。

附图3为具体实施方式读出结构示意图。

具体实施方式：

根据发明内容，本实施例构建了一套CMOS探测器像元合并读出结构，图像传感器像素规模为1024×256，进行2×2像元合并，最终输出规模为512×128。

如附图3所示，探测器共256行，读出结构包含1024条列总线，每列包含列放大器(A1～A1024)，列选通开关(S1-S1024)，列合并电容(CS1～CS1024)，列合并控制开关(SC1～SC1024)，列合并输出开关(SR1～SR1024)，行合并电容(CG1-CG1024)，复位开关(ST1～ST1024)，行合并控制开关(SG1～SG1024)，输出放大器(SG1～SG1024)。

改读出结构工作时，由列总线依次选取待合并像元所在行，通过列合并控制开关(SC1～SC1024)和行合并控制开关(SG1～SG1024)完成行列像元合并操作，最终经输出放大器输出像元合并后的信号。

本实施例中，CMOS探测器产生的信号进入列总线后，该电路读出结构的合并方法步骤如下：

步骤(1)闭合ST1～ST1024以及SR1～SR1024，将CS1～CS1024及CG1～CG1024上的电压复位，复位后将以上开关断开；

步骤(2)将第1、2列的列总线连接到第1行像素，同时闭合S1、S2，此时该行1、2列像素的信号储存在CS1和CS2上；

步骤(3)闭合SC1、SC2，此时CS1和CS2上的信号相通，且信号值都等同于该行1、2列像素的信号均值；

步骤(4)断开SC1、SC2，闭合SR1，将CS1上的信号转移到CG1上；

步骤(5)断开SR1；

步骤(6)重复步骤(1)至步骤(5)，在步骤3中将第1、2列的列总线连接到第2行像素，在步骤5中闭合SR2，步骤结束后CG1上存储了探测器第1行2个像素的信号均值，CG2上存储了探测器第2行2个像素的信号均值；

步骤(7)闭合SG1，保持SG2断开，此时CG1和CG2上的信号相通，且信号值都等同于4个像素的信号均值；

步骤(8)断开SG1、SG2，在放大器AF1，AF2中任选一个读出，读出结果为4个像素的信号均值，该2×2个像元合并读出完成；

以上步骤完成单个合并模块(规模2×2)的像元合并操作，全帧读出时，同一合并行中512个合并模块的步骤(1)至步骤(8)同时完成，步骤9按第1至第512个合并模块依次进行，完成一个合并行后，再进行下一个合并行的操作，直至全帧数据读出，获取512×128规模的图像。

像元合并后，完整一帧成像的输出放大器读出次数由1024×256次减少到了512×128次，帧频提升了4倍，信噪比提升约为2倍。

Claims (1)

1.一种CMOS图像传感器像元合并读出电路结构，包括列总线，列放大器，列读出复位开关，列选通开关，列合并电容，列合并控制开关，列合并总线，列合并输出开关，行合并电容，合并复位开关，行合并控制开关，行合并总线及输出放大器，其特征在于：

所述的列总线连接到列读出复位开关与列放大器并联结构的输入端，列选通开关连接到列读出复位开关与列放大器并联结构的输出端后，通过列选通开关连接到列合并电容上；列合并总线跨接在各列的列合并电容上，每两个跨接结点之间设有一个列合并控制开关用于列合并操作；合并复位开关与行合并电容并联，其并联结构的输入端连接在列合并控制开关的输出端，行合并总线跨接在各列的行合并电容上，每两个跨接结点之间设有一个行合并控制开关用于行合并操作，行合并控制开关的输出端连接到输出放大器的输入端；

所述CMOS图像传感器像元合并读出结构工作时，由列总线依次选取待合并像元所在行，通过列合并控制开关和行合并控制开关完成行列像元合并操作，最终经输出放大器输出像元合并后的信号。