CN205179017U - 一种全数字逐次逼近寄存器延时锁定环 - Google Patents

Abstract

本实用新型公开了一种全数字逐次逼近寄存器延时锁定环，包括四条数控延时线DCDL1_A和DCDL1_B、DCDL2_A和DCDL2_B；芯片1中的传统逐次逼近寄存器SAR控制器SAR_A；芯片2中的改进型SAR控制器SAR_B；两个相位比较器PC_A和PC_B；三个独热码译码器Decoder；时序控制电路TC；以及六个三态缓冲器buf_A、buf_B、buf_C、buf_D、buf_E和buf_F；所述芯片1和芯片2通过两个硅通孔TSV1和TSV2连接。该全数字SARDLL具有宽工作频率范围、快速锁定，以及能消除不同TSV间传播延时波动影响的特点。

Description

一种全数字逐次逼近寄存器延时锁定环

技术领域

本实用新型涉及集成电路技术领域，尤其涉及一种全数字逐次逼近寄存器延时锁定环。

背景技术

随着半导体工艺水平和集成电路设计技术的进步，系统芯片(System-on-a-Chip,SoC)已经发展到三维集成电路(Threedimensionalintegratedcircuit,3DIC)阶段。在3DIC方案中，通过硅通孔(ThroughSiliconVia,TSV)实现垂直堆叠芯片间的互联技术因具有系统速度高的特点而被广泛研究。然而，由于芯片制造过程中的瑕疵，不同硅通孔之间的传播延时存在较大的波动，因此，当硅通孔用于芯片间的时钟分布时，需要考虑其延时波动对时钟同步电路的影响。

在高速SoC中，必须仔细设计全局时钟的时钟树和时钟网络布线以使模块间的时钟偏差最小，锁相环(Phase-lockedloop,PLL)和延时锁定环(Delay-lockedloop,DLL)被广泛地用于消除局部时钟和全局时钟之间的时钟偏差，与PLL相比，DLL具有无条件稳定的特点，因此在不需要改变时钟信号频率的情况下，通常使用DLL设计时钟同步电路。

3DIC芯片间的时钟同步电路要求具有工作频率范围宽、锁定速度快(即锁定时间短)和能消除不同TSV间传播延时波动影响，与模拟延时锁定环相比，全数字延时锁定环(All-digitaldelay-lockedloop,ADDLL)因具有锁定时间短、工作频率范围宽和易于集成等优点而成为研究的热点，同时在综合考虑面积和锁定速度的条件下，逐次逼近寄存器延时锁定环(Successiveapproximationregistercontrolleddelay-lockedloop,SARDLL)是ADDLL中的最优方案，但现有技术中并没有针对3DIC芯片间时钟同步电路的SARDLL方案。

发明内容

本实用新型的目的是提供一种全数字逐次逼近寄存器延时锁定环，该全数字SARDLL具有宽工作频率范围、快速锁定、小面积、无谐波锁定和零延时陷阱问题，以及能消除不同TSV间传播延时波动影响的特点。

一种全数字逐次逼近寄存器延时锁定环，所述全数字逐次逼近寄存器延时锁定环SARDLL包括有：

四条数控延时线DCDL1_A和DCDL1_B、DCDL2_A和DCDL2_B；

芯片1中的传统逐次逼近寄存器SAR控制器SAR_A；

芯片2中的改进型SAR控制器SAR_B；

两个相位比较器PC_A和PC_B；

三个独热码译码器Decoder；

时序控制电路TC；

以及六个三态缓冲器buf_A、buf_B、buf_C、buf_D、buf_E和buf_F，其中：

所述DCDL1_A和DCDL1_B、SAR_A、PC_A、一个Decoder以及buf_A、buf_B、buf_C和buf_D设置于芯片1上；

所述DCDL2_A和DCDL2_B、SAR_B、PC_B、另外两个Decoder以及buf_E和buf_F设置于芯片2上；

且所述芯片1和芯片2通过两个硅通孔TSV1和TSV2连接。

四条数控延时线DCDL的每个延时单元均由一个与门和两个或非门构成。

由上述本实用新型提供的技术方案可以看出，该全数字SARDLL具有宽工作频率范围、快速锁定、小面积、无谐波锁定和零延时陷阱问题，以及能消除不同TSV间传播延时波动影响的特点。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本实用新型实施例所提供全数字逐次逼近寄存器延时锁定环电路结构示意图；

图2为本实用新型实施例所述数控延时线DCDL的结构示意图；

图3为本实用新型实施例中改进型逐次逼近寄存器控制器SAR_B的工作示意图；

图4为本实用新型实例中芯片2(die2)中相位比较器PC_B的电路结构图；

图5为本实用新型实例中补偿TSV延时波动引起的相位差的时序图；

图6为本实用新型实例芯片1(die1)中传统逐次逼近寄存器SAR_A的电路结构图；

图7为本实用新型实例中延时锁定环同步die1_clk和die2_clk的工作时序图；

图8为本实用新型实例中芯片1(die1)中时序电路TC的电路结构图；

图9为本实用新型实例中工作频率为333.33MHz时的HSIM晶体管级仿真结果示意图；

图10为工作频率为1.2GHz时HSIM晶体管级仿真结果示意图。

具体实施方式

下面结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型的保护范围。

本实用新型实施例采用可复位数控延时线(digital-controlleddelayline,DCDL)方案，通过改进系统架构和传统SAR控制器的电路结构，实现了一个满足3DIC芯片间时钟同步要求的SARDLL方案。下面将结合附图对本实用新型实施例作进一步地详细描述，如图1所示为本实用新型实施例所提供全数字逐次逼近寄存器延时锁定环电路结构示意图，所述全数字逐次逼近寄存器延时锁定环SARDLL包括有：

四条数控延时线DCDL1_A和DCDL1_B、DCDL2_A和DCDL2_B；

芯片1中的传统逐次逼近寄存器SAR控制器SAR_A；

芯片2中的改进型SAR控制器SAR_B；

两个相位比较器PC_A和PC_B；

三个独热码译码器Decoder；

时序控制电路TC；

以及六个三态缓冲器buf_A、buf_B、buf_C、buf_D、buf_E和buf_F，其中：

所述DCDL1_A和DCDL1_B、SAR_A、PC_A、一个Decoder以及buf_A、buf_B、buf_C和buf_D设置于芯片1上；

所述DCDL2_A和DCDL2_B、SAR_B、PC_B、另外两个Decoder以及buf_E和buf_F设置于芯片2上；

且所述芯片1和芯片2通过两个硅通孔TSV1和TSV2连接。

具体实现中，通过调整所述DCDL2_A和DCDL2_B的延时量来补偿相位差，进而消除由于连接所述芯片1和芯片2的两个硅通孔TSV1和TSV2之间的传播延时波动引入的相位偏差；

所述DCDL1_A和DCDL1_B用于消除芯片1(die1)的输入时钟die1_clk和芯片2(die2)的输出时钟die2_clk之间的相位偏差。

另外，上述所涉及到的四条DCDL的结构如图2所示，图2中：DCDL的每个延时单元均由一个与门和两个或非门构成，信号clkin为进入该DCDL的时钟信号；信号rst_dcdl在时钟信号进入DCDL之前负责清除DCDL中的残留时钟信号；信号scode控制时钟信号clkin从那个延时单元进入DCDL中，并向右传播。每个延时单元提供的延时量为两个或非门的延时之和，也即DCDL的分辨率。

在所述改进型SAR控制器SAR_B中：

当传统SAR产生控制字b2A时，通过增加的异或门和数据选择器产生另一路控制字b2B，且两路控制字互补，当一个增加时，另一个就减小，依此来消除TSV1和TSV2之间延时波动引起的相位偏差。

在整个工作频率范围内，所述全数字SARDLL的锁定时间恒为40个系统时钟周期；同时当锁定时，所述die2_clk和die1_clk之间相差一个时钟周期，无谐波锁定问题，具体来说，所述die2_clk和die1_clk之间相差一个时钟周期，满足如下公式：

$\begin{array}{c}{T}_{buf\_A}+T_{DCDL1\_A}+T_{buf\_B}+T_{TSV1}+T_{DCDL2\_A}+T_{buf\_E}+\\ T_{buf\_F}+T_{DCDL2\_B}+T_{TSV2}+T_{buf\_D}+T_{DCDL1\_B}+T_{buf\_C}=2\×T_{die1\_clk}\\ \⇒2\×\left(T_{buf\_A}+T_{DCDL1\_A}+T_{buf\_B}+T_{TSV1}+T_{DCDL2\_A}+T_{buf\_E}\right)=2\×T_{die1\_clk}\\ \⇒T_{buf\_A}+T_{DCDL1\_A}+T_{buf\_B}+T_{TSV1}+T_{DCDL2\_A}+T_{buf\_E}=T_{die1\_clk}\end{array}$

在上述公式中，T_{die1_clk}表示所述die1_clk的周期，其余T表示所述全数字SARDLL中各个电路模块的延时量；

根据上述公式，时钟上通路的延时量为所述die1_clk的一个周期，通过使所述die1_clk和die2_clk的相位差消除，以使所述die2_clk和所述die1_clk同步。

下面以具体的实例对上述全数字SARDLL的工作过程进行详细说明，该SARDLL的方案分三步完成3DIC芯片间的时钟同步：

第一步，结合图1，当SARDLL系统复位信号reset为逻辑低电平“0”时，信号path_control为逻辑“0”、信号clkin_select为逻辑“1”，DCDL1_A、DCDL1_B、DCDL2_A和DCDL2_B提供一半的延时量。一方面，时钟信号die1_clk通过buf_A、DCDL1_A、buf_B、TSV1、DCDL2_A和buf_E到达相位比较器PC_B的dcdl2_a_to_pc端，记为“时钟上通路”；另一方面，时钟信号die1_clk通过buf_C、DCDL1_B、buf_D、TSV2、DCDL2_B和buf_F到达相位比较器PC_B的dcdl2_b_to_pc端，记为“时钟下通路”。由于六个三态缓冲器组buf_A-buf_F设计的一样，DCDL1_A和DCDL1_B设计的一样，因此时钟信号dcdl2_a_to_pc和dcdl2_b_to_pc的相位差来自TSV1和TSV2之间的传播延时波动。

然后，系统复位信号reset转换为逻辑高电平“1”，如图3所示为本实用新型实施例中改进型逐次逼近寄存器控制器SAR_B的工作示意图，结合图3：通过调整DCDL2_A和DCDL2_B的延时量来补偿相位差，从而使dcdl2_a_to_pc和dcdl2_b_to_pc的相位同步，消除由于TSV1和TSV2之间延时波动引入的相位偏差。上述SAR_B的工作原理与传统SAR相同，虚线框中的传统SAR产生控制字b2A，增加的异或门和数据选择器产生控制字b2B，两路控制字互补，一个增加，另外一个就减小。当“时钟上通路”的dcdl2_a_to_pc领先于“时钟下通路”的dcdl2_b_to_pc时，如图4所示为本实例中芯片2(die2)中相位比较器PC_B的电路结构图，结合图4：相位比较器PC_B的输出信号comp2为高电平，DCDL2_A的延时量增加，DCDL2_B的延时量减小。反之，当“时钟上通路”的dcdl2_a_to_pc滞后于“时钟下通路”的dcdl2_b_to_pc时，PC_B的输出信号comp2为低电平，DCDL2_A的延时量减少，DCDL2_B的延时量增加，从而根据信号comp2的值确定SAR_B的控制字的每一位值以消除TSV1和TSV2之间延时波动引起的相位偏差。

如图5所示为本实例中补偿TSV延时波动引起的相位差的时序图，结合图5：图中表示“时钟上通路”的dcdl2_a_to_pc滞后于“时钟下通路”的dcdl2_b_to_pc的情况，SAR_B根据PC_B的输出信号comp2的值确定控制字的每一位值。控制字的每一位值都被确定后，dcdl2_a_to_pc和dcdl2_b_to_pc间的相位差被消除，即TSV1和TSV2之间的延时波动被补偿。

第二步，在消除由于TSV1和TSV2之间延时波动引入的相位偏差后，信号rst_dcdl输出两个die1_clk周期的高电平脉冲，以清除第一步工作结束后残留在DCDLs中的时钟信号，为第三步工作做准备。

第三步，芯片1(die1)中的信号start1初始化系统后，信号path_control变为逻辑高电平“1”、信号clkin_select为逻辑“0”，如图6所示为本实施例芯片1(die1)中传统逐次逼近寄存器SAR_A的电路结构图，该传统逐次逼近寄存器SAR_A开始工作，以同步芯片1(die1)的时钟die1_clk和芯片2(die2)的时钟die2_clk。

如图7所示为本实例中延时锁定环同步die1_clk和die2_clk的工作时序图，所需的控制信号由图8所示的时序控制电路TC产生，结合图7和8：输入时钟信号die1_clk的5个周期一组构成系统的一个系统工作周期，一个系统工作周期确定控制器SAR_A控制字b1[5:0]的一位的值。die1_clk的第一个周期产生窄脉冲信号clk_edge，同时把信号sample_range信号设置为逻辑高电平“1”并持续两个周期。然后信号clk_edge进入buf_A，并沿DCDL1_A、buf_B、TSV1、DCDL2_A和buf_E到达die2_clk，之后继续沿buf_F、DCDL2_B、TSV2、buf_D、DCDL1_B、buf_C到达fb_clk并与输入时钟die1_clk在相位比较器PC_A中进行相位比较。在sample_range高电平期间，如果clk_edge没有出现在fb_clk端，说明DCDL1_A和DCDL2_A提供的延时量过大，修改控制字b1[5:0]中对应位的值，以减少DCDL1_A和DCDL2_A提供的延时量。反之，控制字b1[5:0]中对应位的值保持不变。在die1_clk的第三个周期，信号rst_dcdl变为逻辑高电平以清除残留在延时路径中的clk_edge信号，保证不影响下一位控制字值的确定。在该周期，控制器的时钟信号clksar1有效，从而调节控制字b1[5:0]的值。第三和第四两个die1_clk周期，保证有足够的时间改变控制字b1[5:0]的值和完全清除残留在延时路径中的clk_edge信号。在第五个die1_clk周期开始时，产生一个窄脉冲信号rst_dff来复位相位比较器PC_A和时序控制电路TC中的触发器，结束本系统工作周期，开始另外一个以die1_clk的5个周期一组的系统工作周期。

根据图7所示的工作时序图可以进一步解释芯片1(die1)中SAR算法的工作原理，开始工作时，控制器SAR_A控制字b1[5:0]的最高位被设置为逻辑高电平“1”，其值为“100000”。信号clk_edge被产生并进入延时路径中。在该例子中，第一个clk_edge信号在sample_range高电平期间出现在fb_clk端表示延时路径的延时量不足，所以信号comp1为逻辑高电平，b1[5:0]最高位的逻辑高电平“1”保持不变。在die1_clk第三个周期中的clksar1信号上升沿后，控制字变为“110000”。在die1_clk的第三和第四两个周期间，延时路径中的信号clk_edge被清除。在die1_clk的第五个周期，相位比较器PC_A和时序控制路TC中的触发器被rst_dff复位，以开始下一个以die1_clk的5个周期一组的系统工作周期。在die1_clk的第六个周期开始时，第二个clk_edge脉冲被产生，并且在sample_range高电平期间出现在fb_clk端表示延时路径的延时量不足，所以信号comp1为逻辑高电平，b1[5:0]最次高位的逻辑高电平“1”保持不变。在die1_clk的第七个周期中的clksar1信号上升沿后，控制字b1[5:0]变为“111000”。同理，在die1_clk的第七和第八两个周期间，延时路径中的clk_edge信号被清除。在die1_clk的第十个周期，相位比较器PC_A和时序控制路TC中的触发器被rst_dff复位，以开始下一个以die1_clk的5个周期一组的系统工作周期。以此类推，当控制字b1[5:0]的所有位的值都被确定后，信号stop1变为逻辑高电平“1”，信号clkin_select为逻辑“1”，控制器SAR_A停止搜索工作，表示反馈时钟信号fb_clk与输入时钟信号die1_clk同步，由于信号sample_range的逻辑高电平持续两个die1_clk周期，所以同步时，fb_clk和die1_clk之间整好相差两个周期。

该“时钟上通路”和“时钟下通路”的延时量相同，die2_clk和die1_clk之间整好相差一个周期，即满足

$\begin{array}{c}{T}_{buf\_A}+T_{DCDL1\_A}+T_{buf\_B}+T_{TSV1}+T_{DCDL2\_A}+T_{buf\_E}+\\ T_{buf\_F}+T_{DCDL2\_B}+T_{TSV2}+T_{buf\_D}+T_{DCDL1\_B}+T_{buf\_C}=2\×T_{die1\_clk}\\ \⇒2\×\left(T_{buf\_A}+T_{DCDL1\_A}+T_{buf\_B}+T_{TSV1}+T_{DCDL2\_A}+T_{buf\_E}\right)=2\×T_{die1\_clk}\\ \⇒T_{buf\_A}+T_{DCDL1\_A}+T_{buf\_B}+T_{TSV1}+T_{DCDL2\_A}+T_{buf\_E}=T_{die1\_clk}\end{array}$

其中，T_{die1_clk}表示时钟信号die1_clk的周期，其余T表示各个电路模块的延时量。由上式可知，“时钟上通路”的延时量为钟信号die1_clk的一个周期，即表示die1_clk和die2_clk的相位差消除，达到同步。从而使芯片2(Die2)中的时钟信号die2_clk和芯片1(Die1)中的参考时钟信号die1_clk同步。

上述实施例是基于TSMC65nmCMOS低功耗工艺标准单元，采用数字集成电路设计平台和流程实现了本实用新型实施例提出的全数字SARDLL方案，版图的核心面积为0.013mm²。设置TSV1和TSV2之间延时相差204.57ps，HSIM晶体管级仿真结果表明其工作频率范围为333.33MHz-1.2GHz。如图9所示为本实用新型实施例中工作频率为333.33MHz时的HSIM晶体管级仿真结果示意图，如图10所示为工作频率为1.2GHz时HSIM晶体管级仿真结果示意图，在上述整个工作频率范围内，所得锁定速度恒为40个周期。

值得一提的是，在具体实现中还可以通过采用更先进的工艺和增加控制字的位数拓宽整个全数字SARDLL的工作频率范围。

综上所述，本实用新型实施例所提供的全数字SARDLL具有宽工作频率范围、快速锁定、小面积和能消除不同TSV间传播延时波动影响的特点；其锁定时间恒为40个系统时钟周期，锁定时芯片2(die2)的时钟die2_clk和芯片1(die1)的时钟die1_clk之间相差一个时钟周期，无谐波锁定问题。

以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应该以权利要求书的保护范围为准。

Claims (2)

1.一种全数字逐次逼近寄存器延时锁定环，其特征在于，所述全数字逐次逼近寄存器延时锁定环SARDLL包括有：

四条数控延时线DCDL1_A和DCDL1_B、DCDL2_A和DCDL2_B；

芯片1中的传统逐次逼近寄存器SAR控制器SAR_A；

芯片2中的改进型SAR控制器SAR_B；

两个相位比较器PC_A和PC_B；

三个独热码译码器Decoder；

时序控制电路TC；

以及六个三态缓冲器buf_A、buf_B、buf_C、buf_D、buf_E和buf_F，其中：

所述DCDL1_A和DCDL1_B、SAR_A、PC_A、一个Decoder以及buf_A、buf_B、buf_C和buf_D设置于芯片1上；

所述DCDL2_A和DCDL2_B、SAR_B、PC_B、另外两个Decoder以及buf_E和buf_F设置于芯片2上；

且所述芯片1和芯片2通过两个硅通孔TSV1和TSV2连接。

2.根据权利要求1所述全数字逐次逼近寄存器延时锁定环，其特征在于，

四条数控延时线DCDL的每个延时单元均由一个与门和两个或非门构成。