CN204761798U - 可重构多路灯光控制装置 - Google Patents

Abstract

可重构多路灯光控制装置，它涉及一种灯光控制装置。本实用新型的目的是为了解决现有灯光控制电路设计不合理，系统集成度低，稳定性差的问题。本实用新型包括FPGA芯片、U盘读写控制电路、通信电路、时钟电路和数据缓冲电路，FPGA芯片包括数据处理IP核、SDRAM控制电路、数据接收控制电路、时钟控制电路、文件管理IP核、第一多路选通器、第二多路选通器和若干灯控信号发生器，U盘读写控制电路通过文件管理IP核与数据处理IP核建立连接，通信电路通过数据接收控制电路与数据处理IP核建立连接，时钟电路通过时钟控制电路与数据处理IP核建立双向数据传输连接。本实用新型的数据传输速度，以及系统响应速度得到大幅提高。

Description

可重构多路灯光控制装置

技术领域

本实用新型涉及一种灯光控制装置，具体涉及可重构多路灯光控制装置，属于灯光控制技术领域。

背景技术

市场现有灯光控制器均采用以单片机为核心的微处理器控制结构，对于多路灯光控制，采用多个单片机联合控制，或一个单片机外加多组组合逻辑电路控制方案。系统集成度低，稳定性差。

实用新型内容

本实用新型的目的是为了解决现有灯光控制电路设计不合理，系统集成度低，稳定性差的问题。

本实用新型的技术方案是：可重构多路灯光控制装置，包括FPGA芯片、U盘读写控制电路、通信电路、时钟电路、数据缓冲电路和若干驱动电路，所述FPGA芯片包括数据处理IP核、SDRAM控制电路、数据接收控制电路、时钟控制电路、文件管理IP核、第一多路选通器、第二多路选通器和若干灯控信号发生器，灯控信号发生器的数量与驱动电路的数量对应，所述U盘读写控制电路通过文件管理IP核与数据处理IP核建立连接，通信电路通过数据接收控制电路与数据处理IP核建立连接，时钟电路通过时钟控制电路与数据处理IP核建立双向数据传输连接，数据缓冲电路通过SDRAM控制电路与数据处理IP核建立双向数据传输连接，所述数据处理IP核通过第一数据引脚和第一地址引脚与第一多路选通器的输入端建立连接，第一多路选通器的输出端分别连接多路灯控信号发生器的输入端，多路灯控信号发生器的输出端均与第二多路选通器的输入端建立连接，第二多路选通器的地址输入端连接数据处理IP核的第二地址引脚，第二多路选通器的数据输出端与数据处理IP核的第二数据引脚建立连接，每个灯控信号发生器分别与对应的驱动电路输入端建立连接。

所述FPGA芯片包括锁相环电路和声音控制电路，所述锁相环电路的输出端分别连接SDRAM控制电路、第一多路选通器、第二多路选通器、声音控制电路和每个灯控信号发生器。

所述可重构多路灯光控制装置包括数据接收提示电路，数据接收提示电路通过声音控制电路与数据处理IP核建立连接，所述数据接收提示电路包括第四电阻、第五电阻、三极管、二极管和蜂鸣器，所述三极管的基极通过第四电阻与声音控制电路的输出端建立连接，第五电阻并接在三极管的发射极和基极之间，二极管串接在三极管的集电极上，蜂鸣器并接在二极管的两端，二极管用于泄流保护，第四电阻为限流电阻，第五电路为泄流电阻，三极管起到将声音信号放大的作用。

所述可重构多路灯光控制装置包括供电电路，所述供电电路包括第一稳压芯片、第二稳压芯片和第三稳压芯片，第一稳压芯片和第二稳压芯片的输入端与连接第一电压输出端，第二电压输出端设在第一稳压芯片的输出端与第三稳压芯片的输入端之间的连线上，第二稳压芯片的输出端为第三电压出输出端，第三稳压芯片的输出端为第四电压输出端，所述第一电压输出端连接通信电路和数据接收提示电路，第二电压输出端分别连接FPGA芯片、时钟电路和U盘读写控制电路，第三电压输出端和第四电压输出端均与FPGA芯片建立连接。为FPGA芯片内的各个功能模块提供不同标准供电电压。

所述时钟电路包括时钟管理芯片、第一电容、晶振、第一电阻、第二电阻、第三电阻和双向二极管，时钟管理芯片的振荡输入端和振荡输出端之间并接晶振后通过第一电容接地，第二电阻和第三电阻分别并接在时钟管理芯片的数据引脚和时钟引脚上，时钟管理芯片的电源引脚通过双向二极管与电源建立连接，时钟管理芯片的时钟输出引脚与时钟控制电路建立连接，当数据处理IP核需要读取时钟信息时，向该电路发出请求信号，该电路将当前时间数据发送至数据处理IP核，电容和晶振为芯片提供时钟输入，第一电阻、第二电阻和第三电阻增强驱动强度，双向二极管为时钟系统电源提供保护。

所述数据缓冲电路包括SDRAM芯片、滤波电容网络CP和限流排阻，电源输入端分别通过通过限流排阻和电容网路与SDRAM芯片建立连接，SDRAM芯片的输出端通过SDRAM控制电路与数据处理IP核建立连接，数据缓冲电路将主控电路内部待处理的低速数据进行缓存，一段时间后统一高速读取，加快数据处理速度。

所述U盘读写控制电路包括文件管理芯片和供电指示电路，供电指示电路包括发光二极管和第六电阻，电源输入端通过依次连接第六电阻二极管与文件管理芯片的输入端建立连接，文件管理芯片的输出端与文件管理IP核建立连接，当数据处理IP核需要读取U盘数据时，向该电路发出请求信号，该电路将连接的U盘内部数据读取，并发送至数据处理IP核。

所述通信电路包括依次串联的USB串口和信号处理电路，信号处理电路的输出端与数据接收控制电路建立连接。

每个灯控信号发生器与其对应的驱动电路输入端之间均设有保护电阻。

所述可重构多路灯光控制装置包括主控电路板和驱动电路板，所述FPGA芯片、U盘读写控制电路、通信电路和时钟电路集成在主控电路板上，若干驱动电路集成在驱动电路板上，主控电路板和驱动电路板通过排针和插座嵌插连接。本发明所术灯光控制器采用控制板插接驱动电路板的组合结构，用户可根据控制光源种类选择对应驱动电路板，拼装简单方便，能够适用各种灯光控制场所。

本实用新型与现有技术相比具有以下效果：本发明所述灯光控制装置通过在FPGA芯片内部搭建专用逻辑电路实现可编程多路控制功能，所述FPGA芯片内部合理采用并行结构设计，使大量数据能够并行处理，彻底解决了MU控制无法避免的多通道数据同步问题，提高了输出信号控制精度，FPGA芯片内部合理设计多个功能模块电路，通过逻辑复用设计，将大量功能逻辑电路进行合理分类，结构相似电路通过一组控制逻辑电路重复多次使用，大大降低了逻辑资源消耗，显著降低了系统设计成本；FPGA芯片内部专用逻辑电路可通过向FPGA内部烧写配置数据随时修改，在不改变外围硬件电路情况下，能够轻松实现系统的升级。本发明只需按规定数据格式通过USB端口向控制器发送相应配置数据，相对市场现有同类产品，大大简化了控制步骤，降低了数据量。因此，数据传输速度，以及系统响应速度得以大幅提高。

附图说明

图1，本实用新型的FPGA芯片内部结构框图；

图2，本实用新型的U盘读写控制电路图；

图3，本实用新型的时钟电路图；

图4，本实用新型的数据接收提示电路图；

图5，本实用新型的供电电路图；

图6，本实用新型的数据缓冲电路图；

图7，本实用新型的主控电路板和驱动电路板的插接示意图；

具体实施方式

具结合附图说明本实用新型的具体实施方式，本实施方式的可重构多路灯光控制装置，包括FPGA芯片、U盘读写控制电路、通信电路、时钟电路、数据缓冲电路和若干驱动电路，所述FPGA芯片包括数据处理IP核、SDRAM控制电路、数据接收控制电路、时钟控制电路、文件管理IP核、第一多路选通器、第二多路选通器和若干灯控信号发生器，灯控信号发生器的数量与驱动电路的数量对应，所述U盘读写控制电路通过文件管理IP核与数据处理IP核建立连接，通信电路通过数据接收控制电路与数据处理IP核建立连接，时钟电路通过时钟控制电路与数据处理IP核建立双向数据传输连接，数据缓冲电路通过SDRAM控制电路与数据处理IP核建立双向数据传输连接，所述数据处理IP核通过第一数据引脚和第一地址引脚与第一多路选通器的输入端建立连接，第一多路选通器的输出端分别连接多路灯控信号发生器的输入端，多路灯控信号发生器的输出端均与第二多路选通器的输入端建立连接，第二多路选通器的地址输入端连接数据处理IP核的第二地址引脚，第二多路选通器的数据输出端与数据处理IP核的第二数据引脚建立连接，每个灯控信号发生器分别与对应的驱动电路输入端建立连接。

所述FPGA芯片包括锁相环电路和声音控制电路，所述锁相环电路的输出端分别连接SDRAM控制电路、第一多路选通器、第二多路选通器、声音控制电路和每个灯控信号发生器。

本实施方式的锁相环电路产生4个时钟信号，分别为75M(相位0)、75M(相位-1/3π)、0.4096M(相位0)、5K(相位0)四个时钟输出信号。向芯片内部其他逻辑电路提供时钟。

75M(相位-π/3)时钟信号输出端连接SDRAM芯片；

75M(相位0)时钟信号输出端连接数据处理IP核，带保护的第一多路选通器和第二多路选通器；

0.4096M(相位0)时钟信号输出端连接所有灯控信号发生器；

5K(相位0)时钟信号输出端连接声音控制电路；

所述可重构多路灯光控制装置包括数据接收提示电路，数据接收提示电路的BEEP端口连接主控电路的声音控制电路的输出端口，所述数据接收提示电路包括第四电阻R4、第五电阻R5、三极管Q、二极管D2和蜂鸣器，所述三极管Q的基极通过第四电阻R4与声音控制电路的输出端建立连接，第五电阻R5并接在三极管的发射极和基极之间，二极管D2串接在三极管Q的集电极上，蜂鸣器并接在二极管D2的两端。

所述可重构多路灯光控制装置包括供电电路，所述供电电路包括第一稳压芯片W1、第二稳压芯片W2和第三稳压芯片，第一稳压芯片W1和第二稳压芯片W2的输入端与连接第一电压输出端，第二电压输出端设在第一稳压芯片W1的输出端与第三稳压芯片的输入端之间的连线上，第二稳压芯片W2的输出端为第三电压出输出端，第三稳压芯片的输出端为第四电压输出端，所述第一电压输出端连接通信电路和数据接收提示电路，第二电压输出端分别连接FPGA芯片、时钟电路和U盘读写控制电路，第三电压输出端和第四电压输出端均与FPGA芯片建立连接。

所述供电电路的+5V输出端口连接数据接收提示电路和通信电路；+3.3V输出端口分别连接主控电路，实时时钟电路，U盘读写电路；+2.5V输出端口连接主控电路；+1.2V输出端口连接主控电路。

所述U盘读写控制电路包括文件管理芯片和供电指示电路，供电指示电路包括发光二极管LED和第六电阻R6，电源输入端通过依次连接第六电阻R6二极管LED与文件管理芯片的输入端建立连接，文件管理芯片的输出端与文件管理IP核建立连接，本实施方式的文件管理IP核为CH376芯片。

所述时钟电路包括时钟管理芯片、第一电容C1、晶振Y1、第一电阻R1、第二电阻R2、第三电阻R3和双向二极管D1，时钟管理芯片的振荡输入端和振荡输出端之间并接晶振Y1后通过第一电容C1接地，第二电阻R2和第三电阻R3分别并接在时钟管理芯片的数据引脚和时钟引脚上，时钟管理芯片的电源引脚通过双向二极管D1与电源建立连接，时钟管理芯片时钟输出引脚与时钟控制电路建立连接，本实施方式的时钟管理芯片为PCF8563芯片。

所述数据缓冲电路包括SDRAM芯片、滤波电容网络CP和限流排阻RP，电源输入端分别通过通过限流排阻RP和电容网路CP与SDRAM芯片建立连接，SDRAM芯片的输出端通过SDRAM控制电路与数据处理IP核建立连接，本实施方式的SDRAM芯片为MT48LC4M32B2芯片。

所述通信电路包括依次串联的USB串口和信号处理电路，信号处理电路的输出端与数据接收控制电路建立连接。

每个灯控信号发生器与其对应的驱动电路输入端之间均设有保护电阻。

所述可重构多路灯光控制装置包括主控电路板和驱动电路板，所述FPGA芯片、U盘读写控制电路、通信电路和时钟电路集成在主控电路板上，所述若干驱动电路集成在驱动电路板上，主控电路板和驱动电路板通过排针和插座嵌插连接。

本实施方式的主控板采用六层PCB设计，将敏感信号周围全部采用大面积敷铜保护，抗干扰设计贯穿整个系统各个部分。因此，控制板可靠性大大增强。能够在较复杂电磁环境下可靠运行。

数据处理IP核能够根据系统运行状态自动控制各个电路工作状态，在电路处于闲置状态时能够将其关闭，有效降低系统待机功耗。

本实施方式的系统为可重构系统，能够通过改变FPGA内部电路实现不同系统功能，达到在线升级目的。

本实用新型的工作过程为：

1系统上电后，FPGA芯片内部数据处理IP核向FPGA内部数据接收控制电路发送启动信号，数据接收控制电路启动并向芯片外部通信电路发送启动信号。通过USB串口的数据通过信号处理电路、数据接收控制电路传输给数据处理IP核。

2数据处理IP核收到数据后会发送信号使CH376控制工作，CH376芯片将来自数据处理IP核的数据写入U盘。

3当通信电路接收到结束数据标示后，此时通信电路和数据接收控制电路停止工作。数据处理IP核向声音控制电路、90个灯控信号发生器、带保护的第一多路选通器、带保护的第二多路选通器发送启动信号。声音控制电路使声音提示电路该工作，发出声音提示。声音提示信号发出后，数据处理IP核立即将其关闭。随后第二多路选通器开始工作，并实时将90个灯控信号发生器工作状态读出，做进行处理后传给数据处理IP核。

4数据处理IP核开始向CH376芯片发送信号，使其控制U盘读写控制电路从U盘内读取1M接收数据。

5当1M数据读取完毕后，数据处理IP核开始启动SDRAM芯片和数据缓冲电路工作。该数据经CH376芯片和数据处理IP核后到达数据缓冲电路。

6数据到达缓冲电路后，数据处理IP核对其进行高速读取，并启动PCF8563芯片，使其发送信号至实时时钟电路，读取时间数据并传回数据处理IP核，数据处理IP核将来自SDRAM芯片的数据同时间数据做处理，生成配置数据。

7数据处理IP核处理后产生的配置数据根据第二多路选通器传回的灯控信号发生器工作状态，在指定时间将配置数据通过带保护的第一多路选通器写入到各个灯控信号发生器。各个灯控信号发生器对接收的数据进行处理，产生灯控信号，并传输至芯片外部90路灯控信号输出电路。

8灯控信号输出电路将输出信号通嵌插连接的排针和插座传输至驱动电路板上的驱动电路，驱动电路控制光源发光。

9当灯控信号发生器处理完毕数据后，返回处理结束状态信号，通过带保护的多路选通控制器返回至数据处理IP核。数据处理IP核处理下一组时间数据和来自SDRAM芯片的数据，重复以上数据传输到灯控信号发生器过程和灯控信号输出至驱动电路过程，即过程5-8。

101M数据处理完毕后，重复从U盘读取下1M数据过程，即过程4。

11直至U盘内所有数据被处理，数据处理IP核开启通信电路和数据接收控制电路，并关闭除上述电路外所有电路。使系统进入休眠状态。当数据接收端口接收到来自USB端口的新数据，系统被唤醒重新进入正常工作做状态。

本实施方式的数据处理IP核、文件管理IP核、SDRAM控制电路、时钟控制电路、声音控制电路和数据接收控制电路可采用现有技术中的电路来实现，也可以根据实际情况，对现有的各电路进行改进。

本实用新型的控制装置控制通道数量可通过更换更多逻辑资源的FPGA实现，也可利用多个装置组合协同工作完成更多通道控制功能。

本实用新型采用核心控制主板加驱动电路底板构成，针对不同光源，只需更换对应驱动电路底板即可实现控制。

本实用新型根据使用现场环境增加电磁屏蔽罩，以进一步提升抗干扰性能。

Claims (10)

1.可重构多路灯光控制装置，其特征在于：包括FPGA芯片、U盘读写控制电路、通信电路、时钟电路、数据缓冲电路和若干驱动电路，所述FPGA芯片包括数据处理IP核、SDRAM控制电路、数据接收控制电路、时钟控制电路、文件管理IP核、第一多路选通器、第二多路选通器和若干灯控信号发生器，灯控信号发生器的数量与驱动电路的数量对应，所述U盘读写控制电路通过文件管理IP核与数据处理IP核建立连接，通信电路通过数据接收控制电路与数据处理IP核建立连接，时钟电路通过时钟控制电路与数据处理IP核建立双向数据传输连接，数据缓冲电路通过SDRAM控制电路与数据处理IP核建立双向数据传输连接，所述数据处理IP核通过第一数据引脚和第一地址引脚与第一多路选通器的输入端建立连接，第一多路选通器的输出端分别连接多路灯控信号发生器的输入端，多路灯控信号发生器的输出端均与第二多路选通器的输入端建立连接，第二多路选通器的地址输入端连接数据处理IP核的第二地址引脚，第二多路选通器的数据输出端与数据处理IP核的第二数据引脚建立连接，每个灯控信号发生器分别与对应的驱动电路输入端建立连接。

2.根据权利要求1所述可重构多路灯光控制装置，其特征在于：所述FPGA芯片包括锁相环电路和声音控制电路，所述锁相环电路的输出端分别连接SDRAM控制电路、第一多路选通器、第二多路选通器、声音控制电路和每个灯控信号发生器。

3.根据权利要求2所述可重构多路灯光控制装置，其特征在于：所述可重构多路灯光控制装置包括数据接收提示电路，数据接收提示电路通过声音控制电路与数据处理IP核建立连接，所述数据接收提示电路包括第四电阻、第五电阻、三极管、二极管和蜂鸣器，所述三极管的基极通过第四电阻与声音控制电路的输出端建立连接，第五电阻并接在三极管的发射极和基极之间，二极管串接在三极管的集电极上，蜂鸣器并接在二极管的两端。

4.根据权利要求1所述可重构多路灯光控制装置，其特征在于：所述可重构多路灯光控制装置包括供电电路，所述供电电路包括第一稳压芯片、第二稳压芯片和第三稳压芯片，第一稳压芯片和第二稳压芯片的输入端与连接第一电压输出端，第二电压输出端设在第一稳压芯片的输出端与第三稳压芯片的输入端之间的连线上，第二稳压芯片的输出端为第三电压出输出端，第三稳压芯片的输出端为第四电压输出端，所述第一电压输出端连接通信电路和数据接收提示电路，第二电压输出端分别连接FPGA芯片、时钟电路和U盘读写控制电路，第三电压输出端和第四电压输出端均与FPGA芯片建立连接。

5.根据权利要求1或权利要求2所述可重构多路灯光控制装置，其特征在于：所述时钟电路包括时钟管理芯片、第一电容、晶振、第一电阻、第二电阻、第三电阻和双向二极管，时钟管理芯片的振荡输入端和振荡输出端之间并接晶振后通过第一电容接地，第二电阻和第三电阻分别并接在时钟管理芯片的数据引脚和时钟引脚上，时钟管理芯片的电源引脚通过双向二极管与电源建立连接，时钟管理芯片的时钟输出引脚与时钟控制电路建立连接。

6.根据权利要求1或权利要求2所述可重构多路灯光控制装置，其特征在于：所述数据缓冲电路包括SDRAM芯片、滤波电容网络CP和限流排阻，电源输入端分别通过通过限流排阻和电容网路与SDRAM芯片建立连接，SDRAM芯片的输出端通过SDRAM控制电路与数据处理IP核建立连接。

7.根据权利要求1或权利要求2所述可重构多路灯光控制装置，其特征在于：所述U盘读写控制电路包括文件管理芯片和供电指示电路，供电指示电路包括发光二极管和第六电阻，电源输入端通过依次连接第六电阻二极管与文件管理芯片的输入端建立连接，文件管理芯片的输出端与文件管理IP核建立连接。

8.根据权利要求1或权利要求2所述可重构多路灯光控制装置，其特征在于：所述通信电路包括依次串联的USB串口和信号处理电路，信号处理电路的输出端与数据接收控制电路建立连接。

9.根据权利要求1所述可重构多路灯光控制装置，其特征在于：每个灯控信号发生器与其对应的驱动电路输入端之间均设有保护电阻。

10.根据权利要求1所述可重构多路灯光控制装置，其特征在于：所述可重构多路灯光控制装置包括主控电路板和驱动电路板，所述FPGA芯片、U盘读写控制电路、通信电路和时钟电路集成在主控电路板上，驱动电路集成在驱动电路板上，主控电路板和驱动电路板通过排针和插座嵌插连接。