CN204667886U

CN204667886U - 基于fpga的sram读写控制实验装置

Info

Publication number: CN204667886U
Application number: CN201520230585.6U
Authority: CN
Inventors: 王雯; 张�雄; 党学立
Original assignee: Yulin University
Current assignee: Yulin University
Priority date: 2015-04-16
Filing date: 2015-04-16
Publication date: 2015-09-23
Anticipated expiration: 2025-04-16

Abstract

一种基于FPGA的SRAM读写控制实验装置，对整个装置进行控制的控制器；通信电路，该电路与控制器相连；SRAM读写控制电路，该电路与控制器相连。由于本实用新型采用FPGA芯片，使得电路简单外围元件减少，提高了学生的认识，扩展了学生的视野，便于学生对FPGA的控制过程的理解，以及远程通信和管理的充分认识。

Description

基于FPGA的SRAM读写控制实验装置

技术领域

本实用新型属于自动控制技术领域，具体涉及到一种基于FPGA的SRAM读写控制实验装置。

背景技术

学生在实践的学习中，学生会遇到数据的读写速度较慢或，内存不足的情况。但是，又对相关的知识缺乏认识，尤其是SRAM的读写控制，认识学习这种SRAM的读写控制显得很重要，然而现在大多数的SRAM读写控制实验装置存在下述不足：电路复杂，调试不方便；SRAM读写控制方式是由软件程序实现的；不具有多种通信接口、及网络连接和管理能力。

发明内容

本实用新型所要解决的技术问题在于克服现有SRAM读写控制实验装置的不足，提供一种电路简单、调试方便、具有多种通信接口的基于FPGA的SRAM读写控制实验装置。

解决上述技术问题所采用技术方案是它具有：一种基于FPGA的SRAM读写控制实验装置，它具有对整个装置进行控制的控制器；通信电路，该电路与控制器相连；SRAM读写控制电路，该电路与控制器相连。

本实用新型的控制器为：集成电路U5的B11脚、A11脚、B12脚、B12脚、A12脚、E10脚、E11脚、B14脚、A14脚、C11脚接集成电路U1的47脚、46脚、44脚、43脚、41脚、40脚、38脚、37脚、24脚，集成电路U5的F15脚、F16脚、C16脚、G15脚、G16脚、B9脚、B16脚、E9脚、D9脚、C9脚、B10脚、A10脚、A15脚、F15脚、F11脚、F9脚、F10脚接集成电路U2的2脚、23脚、21脚、24脚、25脚、3脚～10脚、20脚、22脚、27脚，集成电路U5的D5脚、B4脚接集成电路U3的13脚、16脚，集成电路U5的D12脚、D11脚接集成电路U4的3脚、2脚，集成电路U5的M15脚接晶体振荡器Y1的4脚，集成电路U5的F4脚、H5脚、H14脚、H1脚、J3脚、G12脚、H12脚、H13脚、J5脚、H3脚、J4脚、H4脚接插座J3的2脚～13脚，集成电路U5的E3脚、G3脚、K3脚、M3脚、P4脚、P7脚、T1脚、P10脚、P13脚、T16脚、K14脚、M14脚、E14脚、G14脚、A16脚、C10脚、C13脚、A1脚、C4脚、C7脚接3V电源，集成电路U5的K7脚、H11脚、H6脚、G10脚～G6脚、D13脚、N4脚接1.2V电源，集成电路U5的L5脚、F12脚接2.5V电源，集成电路U5的G4脚、G13脚、K4脚、K13脚、M4脚、M13脚、N7脚、N10脚、P5脚、P12脚、R2脚、R15脚、E2脚、H16脚、H15脚、E13脚、E4脚、D10脚、D7脚、C12脚、C5脚、B15脚、B2脚、J10脚～J7脚、H10脚～H7脚、E12脚、M5脚接地，插座J3的1脚接地，晶体振荡器Y1的1脚接3V电源、3脚接地；集成电路U1的型号为74ALVC164245，集成电路U2的型号为IS61C64AL，集成电路U3的型号为SP3223，集成电路U4的型号为MAX488，集成电路U5的型号为EP4CE10F17C8。

由于本实用新型采用FPGA芯片，使得电路简单外围元件减少，提高了学生的认识，扩展了学生的视野，便于学生对FPGA的控制过程的理解，以及远程通信和管理的充分认识。

附图说明

图1是本实用新型的电气原理方框图。

图2是图1中通信电路和SRAM读写控制电路的电子线路原理图。

图3是图1中控制器的电子线路原理图。

具体实施方式

下面结合附图和实施例对本实用新型进一步详细说明，但本实用新型不限于下述的实施例。

实施例1

在图1、2、3中，本实施例的基于FPGA的SRAM读写控制实验装置由通信电路、控制器、SRAM读写控制电路连接构成，通信电路与控制器相连，SRAM读写控制电路与控制器相连。

本实施例的SRAM读写控制电路由集成电路U1、集成电路U2连接构成，集成电路U1的型号为74ALVC164245，集成电路U2的型号为IS61C64AL。集成电路U1的2脚、3脚、5脚、6脚、8脚、9脚、11脚、12脚接集成电路U2的11脚～13脚、15脚～19脚，集成电路U1的25脚、10脚、15脚、4脚、21脚、48脚、45脚、39脚、28脚接地，集成电路U1的7脚和18脚接5V电源、42脚和31脚接3V电源，集成电路U1的47脚、46脚、44脚、43脚、41脚、40脚、38脚、37脚、24脚接控制器，集成电路U2的14脚接地，28脚接5V电源，集成电路U2的2脚、23脚、21脚、24脚、25脚、3脚～10脚、20脚、22脚、27脚接控制器。

本实施例的通信电路由集成电路U3、集成电路U4、电容C1～电容C4、电阻R1、插座J1、插座J2连接构成，集成电路U3的型号为SP3223，集成电路U4的型号为MAX488。集成电路U3的2脚接电容C2的一端、3脚接电容C1的一端、4脚接电容C2的另一端、5脚接电容C4的一端、6脚接电容C4的另一端、7脚接电容C3的一端、19脚和20脚接3V电源、18脚和1脚以及14脚接地、17脚接插座J1的1脚、15脚接插座J1的3脚、13脚和16脚接控制器，电容C1的另一端接电容C3的另一端，集成电路U4的1脚接5V电源、4脚接地、5脚接插座J2的1脚、6脚接插座J2的2脚、8脚接插座J2的3脚以及电阻R1的一端、7脚接插座J2的4脚以及电阻R1的另一端、3脚和2脚接地。

本实施例的控制器由集成电路U5、晶体振荡器Y1、插座J3连接构成，集成电路U5的型号为EP4CE10F17C8。集成电路U5的B11脚、A11脚、B12脚、B12脚、A12脚、E10脚、E11脚、B14脚、A14脚、C11脚接集成电路U1的47脚、46脚、44脚、43脚、41脚、40脚、38脚、37脚、24脚，集成电路U5的F15脚、F16脚、C16脚、G15脚、G16脚、B9脚、B16脚、E9脚、D9脚、C9脚、B10脚、A10脚、A15脚、F15脚、F11脚、F9脚、F10脚接集成电路U2的2脚、23脚、21脚、24脚、25脚、3脚～10脚、20脚、22脚、27脚，集成电路U5的D5脚、B4脚接集成电路U3的13脚、16脚，集成电路U5的D12脚、D11脚接集成电路U4的3脚、2脚，集成电路U5的M15脚接晶体振荡器Y1的4脚，集成电路U5的F4脚、H5脚、H14脚、H1脚、J3脚、G12脚、H12脚、H13脚、J5脚、H3脚、J4脚、H4脚接插座J3的2脚～13脚，集成电路U5的E3脚、G3脚、K3脚、M3脚、P4脚、P7脚、T1脚、P10脚、P13脚、T16脚、K14脚、M14脚、E14脚、G14脚、A16脚、C10脚、C13脚、A1脚、C4脚、C7脚接3V电源，集成电路U5的K7脚、H11脚、H6脚、G10脚～G6脚、D13脚、N4脚接1.2V电源，集成电路U5的L5脚、F12脚接2.5V电源，集成电路U5的G4脚、G13脚、K4脚、K13脚、M4脚、M13脚、N7脚、N10脚、P5脚、P12脚、R2脚、R15脚、E2脚、H16脚、H15脚、E13脚、E4脚、D10脚、D7脚、C12脚、C5脚、B15脚、B2脚、J10脚～J7脚、H10脚～H7脚、E12脚、M5脚接地，插座J3的1脚接地，晶体振荡器Y1的1脚接3V电源、3脚接地。

本实用新型的工作原理如下：

系统上电，电路开始工作。数据信号从插座J1的引脚3脚输入到集成电路U3的15脚，再从集成电路U3的引脚16脚输入到集成电路U5的引脚B4脚；插座J2的引脚3脚，4输入到集成电路U4的引脚7脚、8脚，再从集成电路U4的引脚2脚输出到集成电路U5的引脚D11脚，其中，集成电路U5为FPGA芯片产生通信协议逻辑，将数据信号，做进一步处理，集成电路U4产生SRAM的写控制逻辑，其中，控制信号从集成电路U5的引脚F9脚～F11脚、C11脚输出到集成电路U2的引脚20脚、22脚、27脚；地址信号从集成电路U5的引脚F15脚、F16脚、G15脚、G16脚、B9脚、B16脚、E9脚、D9脚、C9脚、B10脚、A10脚、A15输出到集成电路U2的引脚2脚～10脚、21脚、23脚～25脚；数据信号从集成电路U5的引脚B11脚、B12脚、A11脚、A12脚、E10脚、E11脚、B14脚、A14脚输出，经过集成电路U1，输入到集成电路U2的引脚11脚～13脚、16脚～19脚；由集成电路U4产生SRAM的读控制逻辑，通过控制信号，地址信号，及数据信号，将SRAM的内容读入到集成电路U5的引脚B11脚、B12脚、A11脚、A12脚、E10脚、E11脚、B14脚、A14脚，集成电路U5产生的通信协议逻辑，将SRAM的内容输出到集成电路U3的引脚13脚，从集成电路U3的引脚17脚输出，发送到插座J1的引脚1脚；将SRAM的内容输出到集成电路U4的引脚3脚，从集成电路U4的引脚5脚、6脚输出，发送到插座J2的引脚1脚、2脚。

Claims

1.一种基于FPGA的SRAM读写控制实验装置，其特征在于它具有：

对整个装置进行控制的控制器；

通信电路，该电路与控制器相连；

SRAM读写控制电路，该电路与控制器相连。

2.根据权利要求1所述的基于FPGA的SRAM读写控制实验装置，其特征在于所述的控制器为：集成电路U5的B11脚、A11脚、B12脚、B12脚、A12脚、E10脚、E11脚、B14脚、A14脚、C11脚接集成电路U1的47脚、46脚、44脚、43脚、41脚、40脚、38脚、37脚、24脚，集成电路U5的F15脚、F16脚、C16脚、G15脚、G16脚、B9脚、B16脚、E9脚、D9脚、C9脚、B10脚、A10脚、A15脚、F15脚、F11脚、F9脚、F10脚接集成电路U2的2脚、23脚、21脚、24脚、25脚、3脚～10脚、20脚、22脚、27脚，集成电路U5的D5脚、B4脚接集成电路U3的13脚、16脚，集成电路U5的D12脚、D11脚接集成电路U4的3脚、2脚，集成电路U5的M15脚接晶体振荡器Y1的4脚，集成电路U5的F4脚、H5脚、H14脚、H1脚、J3脚、G12脚、H12脚、H13脚、J5脚、H3脚、J4脚、H4脚接插座J3的2脚～13脚，集成电路U5的E3脚、G3脚、K3脚、M3脚、P4脚、P7脚、T1脚、P10脚、P13脚、T16脚、K14脚、M14脚、E14脚、G14脚、A16脚、C10脚、C13脚、A1脚、C4脚、C7脚接3V电源，集成电路U5的K7脚、H11脚、H6脚、G10脚～G6脚、D13脚、N4脚接1.2V电源，集成电路U5的L5脚、F12脚接2.5V电源，集成电路U5的G4脚、G13脚、K4脚、K13脚、M4脚、M13脚、N7脚、N10脚、P5脚、P12脚、R2脚、R15脚、E2脚、H16脚、H15脚、E13脚、E4脚、D10脚、D7脚、C12脚、C5脚、B15脚、B2脚、J10脚～J7脚、H10脚～H7脚、E12脚、M5脚接地，插座J3的1脚接地，晶体振荡器Y1的1脚接3V电源、3脚接地；集成电路U1的型号为74ALVC164245，集成电路U2的型号为IS61C64AL，集成电路U3的型号为SP3223，集成电路U4的型号为MAX488，集成电路U5的型号为EP4CE10F17C8。