CN204538956U - 降低总谐波失真及提高功率因数的电路 - Google Patents

Abstract

本实用新型提供给一种降低总谐波失真(THD)、提高功率因数的电路，适用于可控制导通时间的电路系统中，包括输入模块以及控制模块，其中，当该输入模块所接收的用以控制导通时间的电压提高时，该控制模块提高该电路系统的频率限制点；以及当该输入模块所接收的用以控制导通时间的电压降低时，该控制模块降低该电路系统的频率限制点，从而改善总谐波失真和功率因数。

Description

降低总谐波失真及提高功率因数的电路

技术领域

本实用新型是有关于一种电路，尤指一种适用于可控制导通时间的电路系统中的降低总谐波失真及提高功率因数的电路。

背景技术

在AC-DC电源、荧光灯驱动、LED驱动以及其他反激模式工作的系统中，功率因数PF低会造成干扰电网电压和系统损耗增大的危害，习知技术中通过控制导通时间Ton来改善，详细叙述如下：

功率因数PF为系统中有功功率与视在功率的比值

其中，为电流基波与电压信号的相位差，THD为总谐波失真。

功率因数PF低会造成干扰电网电压和系统损耗增大的危害。

有源功率因数校正电路广泛适用于电源、荧光灯驱动、LED驱动等领域，实现提高功率因数的功能。有源功率因数校正电路主要是通过让输入电流Iin的平均值Iav和电网电压Vin成正比关系以降低总谐波失真THD来实现提高功率因数的功能。

Iav∝Vin  (2)

对于输入电流Iin的平均值Iav可以表示为：

$\mathrm{Iav}=\frac{1}{2}\text{*Ipk*D=}\frac{1}{2}*\frac{\mathrm{Vin}}{L}*\mathrm{Ton}\×D---\left(3\right)$

其中，Ipk为变压器原边电流Ip的峰值，D为系统开关工作的占空比，Ton为系统开关管导通时间，L为变压器的原边电感。

当Ipk×D正比于电网电压Vin，即Ton×D为常数时，则可实现输入电流Iin的平均值Iav和电网电压Vin成正比关系，提高系统的功率因数。

图1为习知的固定导通时间Ton的有源功率因数校正电路的结构图，如公式(3)所示，由于导通时间，变压器原边电流Ip的斜率和电网电压Vin成正比关系，从而使变压器原边电流Ip的峰值Ipk和电网电压Vin成正比关系，进而使输入电流Iin的平均值Iav。

随电网电压Vin的变化而正向变化，实现有源功率因素校正控制。但是，占空比D随电网电压Vin的增加而减小，输入电流Iin的平均值Iav和电网电压Vin不成正比关系。

如图2所示，固定导通时间Ton的有源功率因素校正电路只保证变压器原边电流Ip的峰值Ipk和电网电压Vin成正比关系，并不能保证输入电流Iin的平均值Iav和电网电压Vin成正比关系，因此习知技术中仅控制固定导通时间Ton，无法实现较低的THD值。

对于边界模式(Borderline Conduction.Mode，BCM)系统，由公式(3)可以得到：

$\frac{1}{2}*\mathrm{Ipk}*D=\frac{1}{2}*\frac{\mathrm{Vin}}{L}*\mathrm{Ton}\×\frac{\mathrm{Ton}}{\mathrm{Tsw}}\frac{1}{2}*\frac{\mathrm{Ton}*\mathrm{Nps}*\mathrm{Vout}}{L}\frac{\mathrm{Vin}}{\mathrm{Vin}+\mathrm{Nps}*\mathrm{Vout}}---\left(4\right)$

其中Nps为原副边匝比，Vout为输出电压。

从(4)式中可以看出，当Vin增加和Vout减少时，输入电流Iin的平均值Iav将进一步偏离Vin的波形，使得THD增大、PF减少。

因此除了控制导通时间Ton以外，仍需要其他方式来降低总谐波失真THD及提高功率因数PF。

实用新型内容

本实用新型的目的在于提供一种降低总谐波失真及提高功率因数的电路，在输入电压Vin增大和输出电压Vout减少时，改善THD和功率因数，并且兼容反激模式工作系统的控制回路。

为解决上述问题及其他问题，本实用新型提供一种降低总谐波失真及提高功率因数的电路，适用于可控制导通时间的电路系统中，该电路包括：输入模块，用以接收控制导通时间的电压；以及控制模块，用以控制该电路系统的频率限制点。其中，当该输入模块所接收的用以控制导通时间的电压提高时，该控制模块提高该电路系统的频率限制点；以及当该输入模块所接收的用以控制导通时间的电压降低时，该控制模块降低该电路系统的频率限制点，从而改善THD和功率因数。

由于本实用新型的一种降低总谐波失真及提高功率因数的电路，引入用以控制导通时间的电压，以作为所适用的电路系统的频率限制点的控制因素之一，故能抵销或减低因占空比D随电网输入电压Vin的增加而减小，而导致输入电流Iin的平均值Iav和电网输入电压Vin不成正比关系的负面影响，从而在高的输入电压Vin和低的输出电压Vout时，降低总谐波失真、提高系统的功率因数。

附图说明

图1为习知的固定导通时间Ton的有源功率因数校正电路的结构图。

图2为图1中的习知电路工作波形图。

图3为适用本实用新型的一种降低总谐波失真及提高功率因数的电路的可控制导通时间的电路系统架构图。

图4为用以控制导通时间的电压与该电路系统的频率限制点之间的关系图。

图5为本实用新型降低总谐波失真及提高功率因数的电路的实施例架构示意图。

图6为本实用新型的降低总谐波失真及提高功率因数的电路的工作波形图与习知电路的工作波形图的对比。

组件标号说明：

301    降低总谐波失真及提高功率因数的电路

302    电流检测电阻

303    反馈电路模块

304    运算放大器

305    补偿电容

306    导通时间产生电路模块

307    逻辑电路模块

308    驱动电路模块

309    功率管

310    整流桥

311    变压器

312    电容

313    负载

3011   输入模块

3012   控制模块

501    第一p型晶体管

502    第二p型晶体管

503    第一n型晶体管

504    第二n型晶体管

505    第一电容

506    第一电阻

507    比较器

Vref   参考电压

Vcomp  用以控制导通时间的电压

Timer  输出信号

Iav1   习知电路的工作波形

Iav2   本实用新型的降低总谐波失真及提高功率因数的电路的工作波形

具体实施方式

以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效。

须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。

请参阅图3，图3为适用本实用新型的一种降低总谐波失真及提高功率因数的电路的可控制导通时间的电路系统架构图，包括：本实用新型的降低总谐波失真及提高功率因数的电路301、电流检测电阻302、反馈电路模块303、运算放大器304、补偿电容305、导通时间产生电路模块306、逻辑电路模块307、驱动电路模块308、功率管309和由整流桥310、变压器311、电容312以及负载313组成的外围电路。

该外围电路连接功率管309，功率管309连接电流检测电阻302以及反馈电路模块303，反馈电路模块303连接运算放大器304，运算放大器304连接补偿电容305与导通时间产生电路模块306，导通时间产生电路模块306连接逻辑电路模块307，逻辑电路模块307连接驱动电路模块308，驱动电路模块308连接功率管309的栅极，以及本实用新型的降低总谐波失真及提高功率因数的电路301包括与运算放大器304输出端连接的输入模块3011，与连接至逻辑电路模块307的控制模块3012。

图3的电路系统与图1的习知的控制固定导通时间的电路系统类似，不同之处在于以本实用新型的降低总谐波失真及提高功率因数的电路301取代频率限制电路模块，并引入用以控制导通时间的电压，也就是运算放大器304输出端的电压，以作为所适用的电路系统的频率限制点的控制因素之一，更进一步来说，电路301包括：输入模块3011，用以接收控制导通时间的电压；以及控制模块3012，用以控制该电路系统的频率限制点；其中，当输入模块3011所接收的用以控制导通时间的电压提高时，控制模块3012提高该电路系统的频率限制点；以及当输入模块3011所接收的用以控制导通时间的电压降低时，控制模块3012降低该电路系统的频率限制点。举例来说，在输入电压Vin增大和输出电压Vout减少时，用以控制导通时间的电压降低，从而降低了频率限制点，以抵销或减低因占空比D随电网输入电压Vin的增大而减小此负面影响，从而改善了总谐波失真和功率因数。

请参阅图4，图4为用以控制导通时间的电压与该电路系统的频率限制点之间的关系图，如图所示，两者之间的关系可以是如图4实线所示的线性关系，或是如虚线所示的非线性关系，且都符合以上所述，当用以控制导通时间的电压提高时，提高该电路系统的频率限制点；以及当用以控制导通时间的电压降低时，降低该电路系统的频率限制点。

请参阅图5，图5为本实用新型降低总谐波失真及提高功率因数的电路的实施例架构示意图，输入模块3011还可包括第一n型晶体管503以及第一电阻506。

控制模块3012还可包括第一p型晶体管501、第二p型晶体管502、第二n型晶体管504、第一电容505以及比较器507。

所述第一p型晶体管501与第二p型晶体管502的栅极相连接，并连接至第一p型晶体管501的漏极与第一n型晶体管503的漏极。第一n型晶体管503的源极连接第一电阻506。第二p型晶体管502的漏极连接至第二n型晶体管504的漏极与第一电容505的一端。第二n型晶体管504的源极连接至第一电容505的另一端。比较器507一端连接至第二n型晶体管504的漏极，比较器507另一端连接一参考电压Vref。

此实施例电路的工作原理为：

用以控制导通时间的电压Vcomp通过放大器304、电阻506和第一n型晶体管503转换成电流Icomp，

$\mathrm{Icomp}=\frac{\mathrm{Vcomp}}{R1}$

Icomp经过1：N的镜像(第一p型晶体管501和第二p型晶体管502的尺寸比例为1:N)转换成对第一电容505的充电电流，其中输出信号Timer

$\mathrm{Timer}=\frac{C1*\mathrm{Vref}}{\frac{\mathrm{Vcomp}}{R1}+I1}$

则输出信号Timer对应的频率点为：F_timer＝1/Timer∝Vcomp

实现了用以控制导通时间的电压Vcomp对系统频率限制点的调制。

请参阅图6，图6为本实用新型的降低总谐波失真及提高功率因数的电路的工作波形图与习知电路的工作波形图的对比，其中，实线Iav1为习知电路的工作波形、虚线Iav2为本实用新型的降低总谐波失真及提高功率因数的电路的工作波形，如图所示，符合图5中降低总谐波失真及提高功率因数的电路的实施例的工作原理，可实现用以控制导通时间的电压Vcomp对系统频率限制点的调制。

综上所述，由于本实用新型的一种降低总谐波失真及提高功率因数的电路，引入用以控制导通时间的电压，以作为所适用的电路系统的频率限制点的控制因素之一，故能抵销或减低因占空比D随电网输入电压Vin的增加而减小，而导致输入电流Iin的平均值Iav和电网输入电压Vin不成正比关系的负面影响，从而在高的输入电压Vin和低的输出电压Vout时，降低总谐波失真、提高系统的功率因数。另外的优点是，兼容反激模式工作系统的控制回路，易于实现。

上述实施例仅列示性说明本实用新型的原理及功效，而非用于限制本实用新型。任何熟悉此项技术的人员均可在不违背本实用新型的精神及范围下，对上述实施例进行修改。因此，本实用新型的权利保护范围，应如权利要求书所列。

Claims (5)

1.一种降低总谐波失真及提高功率因数的电路，适用于可控制导通时间的电路系统中，其特征在于，该电路包括：

输入模块，用以接收控制导通时间的电压；以及

控制模块，用以控制该电路系统的频率限制点；

其中，当该输入模块所接收的用以控制导通时间的电压提高时，该控制模块提高该电路系统的频率限制点；以及

当该输入模块所接收的用以控制导通时间的电压降低时，该控制模块降低该电路系统的频率限制点；

该输入模块还包括第一n型晶体管以及第一电阻；

该控制模块还包括第一p型晶体管、第二p型晶体管、第二n型晶体管、第一电容、以及比较器；

其中，该第一p型晶体管与第二p型晶体管的栅极相连接，并连接至该第一p型晶体管的漏极与第一n型晶体管的漏极；该第一n型晶体管的源极连接该第一电阻；该第二p型晶体管的漏极连接至该第二n型晶体管的漏极与该第一电容的一端；该第二n型晶体管的源极连接至该第一电容的另一端；该比较器一端连接至该第二n型晶体管的漏极，该比较器另一端连接一参考电压。

2.如权利要求1所述的降低总谐波失真及提高功率因数的电路，其特征在于，该电路系统包括：

电流检测电阻、反馈电路模块、运算放大器、补偿电容、导通时间产生电路模块、逻辑电路模块、驱动电路模块、功率管、以及外围电路，其中，该外围电路是由整流桥、变压器、电容以及负载组成的，

其中，该外围电路连接该功率管，该功率管连接该电流检测电阻以及该反馈电路模块，该反馈电路模块连接该运算放大器，该运算放大器连接该补偿电容与该导通时间产生电路模块，该导通时间产生电路模块连接该逻辑电路模块，该逻辑电路模块连接该驱动电路模块，以及该驱动电路模块连接该功率管的栅极。

3.如权利要求2所述的降低总谐波失真及提高功率因数的电路，其特征在于，该输入模块连接该运算放大器的输出端，该控制模块连接该逻辑电路模块。

如权利要求1所述的降低总谐波失真及提高功率因数的电路，其特征在于，该频率限制点与该用以控制导通时间的电压的关系为线性或非线性。

4.如权利要求1所述的降低总谐波失真及提高功率因数的电路，其特征在于，该电路系统为反激模式工作的系统。

5.如权利要求1所述的降低总谐波失真及提高功率因数的电路，其特征在于，该电路系统用于AC-DC电源、荧光灯驱动或LED驱动。