CN204331533U - 一种低压差线性稳压电路 - Google Patents

Abstract

本实用新型公开了一种低压差线性稳压电路。低压差线性稳压电路包括启动电路、输出驱动电路、误差放大电路、采样反馈电路和调整管：所述启动电路是产生启动电流让整个电路处于启动状态；所述输出驱动电路是输出驱动信号驱动所述调整管；所述误差放大电路是对所述采样反馈电路的信号进行误差放大；所述采样反馈电路是对输出电压信号进行采样并反馈给所述误差放大电路；所述调整管是通过调整其管压降达到稳定输出电压。利用本实用新型提供的低压差线性稳压电路可以使其稳定性更高。

Description

一种低压差线性稳压电路

技术领域

本实用新型涉及集成电路技术，尤其涉及到低压差线性稳压电路。

背景技术

在低压差线性稳压电路很多参数中，稳定性是至关重要的。

发明内容

本实用新型旨在解决现有技术的不足，提供一种稳定性高的低压差线性稳压电路。

低压差线性稳压电路，包括启动电路、输出驱动电路、误差放大电路、采样反馈电路和调整管：

所述启动电路是产生启动电流让整个电路处于启动状态；

所述输出驱动电路是输出驱动信号驱动所述调整管；

所述误差放大电路是对所述采样反馈电路的信号进行误差放大；

所述采样反馈电路是对输出电压信号进行采样并反馈给所述误差放大电路；

所述调整管是通过调整其管压降达到稳定输出电压。

所述启动电路包括第一电阻、第一NPN管第二NPN管、第二电阻和第三NPN管：

所述第一电阻的一端输入电压信号，另一端接所述第一NPN管的基极和集电极和所述第三NPN管的基极；

所述第一NPN管的基极接集电极和所述第一电阻的一端和所述第三NPN管的基极，发射极接所述第二NPN管的基极和集电极；

所述第二NPN管的基极接集电极和所述第一NPN管的发射极，发射极接地；

所述第二电阻的一端接输入电压信号，另一端接第三NPN管的集电极和所述调整管和所述输出驱动电路；

所述第三NPN管的基极接所述第一电阻的一端和所述第一NPN管的基极和集电极，集电极接所述第二电阻的一端和所述调整管和所述输出驱动电路。

所述输出驱动电路包括第一电容、第一PMOS管、第二PMOS管、第三电阻、第四电阻、第三PMOS管和第四NPN管：

所述第一电容的一端接所述第二电阻的一端和所述第三NPN管的集电极和所述调整管，另一端接所述第一PMOS管的漏极；

所述第一PMOS管的栅极接所述第三PMOS管的漏极和所述第四NPN管的集电极，漏极接所述第一电容的一端，源极接输出电压信号；

所述第二PMOS管的栅极和所述误差放大电路的输出，漏极接所述第三NPN管的发射极和所述第三电阻的一端，源极接输出电压信号；

所述第三电阻的一端接所述第三NPN管的发射极和所述第二PMOS管的漏极，另一端接所述第四电阻的一端和所述第四NPN管的基极；

所述第四电阻的一端接所述第三电阻的一端和所述第四NPN管的基极，另一端接地；

所述第三PMOS管的栅极接所述误差放大电路的偏置，漏极接所述第一PMOS管的栅极和所述第四NPN管的集电极，源极接输出电压信号；

所述第四NPN管的基极接所述第三电阻的一端和所述第四电阻的一端，集电极接所述第一PMOS管的栅极和所述第三PMOS管的漏极。

所述误差放大电路包括第四PMOS管、第五NPN管、第五PMOS管、第六NPN管、第五电阻、第七NPN管、第六电阻、第七电阻和第八NPN管：

所述第四PMOS管的栅极接所述第三PMOS管的栅极和所述第五PMOS管的栅极和漏极，漏极接所述第二PMOS管的栅极和所述第五NPN管的集电极，源极接输出电压信号；

所述第五NPN管的基极接所述第五电阻的一端和所述第七NPN管的集电极，集电极接所述第二PMOS管的栅极和所述第四PMOS管的漏极，发射极接地；

所述第五PMOS管的栅极接漏极和所述第三PMOS管的栅极和所述第四PMOS管的栅极和所述第六NPN管的集电极，源极输出电压信号；

所述第六NPN管的基极接所述采样反馈电路，集电极接所述第五PMOS管的栅极和漏极和所述第三PMOS管的栅极和所述第四PMOS管的栅极，发射极接所述第五电阻的一端和所述第七电阻的一端；

所述第五电阻的一端接所述第六NPN管的发射极和所述第七电阻的一端，另一端接所述第五NPN管的基极和所述第七NPN管的集电极；

所述第七NPN管的基极接所述第八NPN管的基极和集电极和所述第七电阻的一端，集电极接所述第五NPN管的基极和所述第五电阻的一端，发射极接所述第六电阻的一端；

所述第六电阻的一端接所述第七NPN管的发射极，另一端接地；

所述第七电阻的一端接所述第五电阻的一端和所述第六NPN管的发射极，另一端接所述第七NPN管的基极和所述第八NPN管的基极和集电极；

所述第八NPN管的基极接集电极和所述第七NPN管的基极和所述第七电阻的一端，发射极接地。

所述采样反馈电路包括第八电阻和第九电阻：

所述第八电阻的一端接输出电压信号，另一端接所述第六NPN管的基极和所述第九电阻的一端；

所述第九电阻的一端接所述第八电阻的一端和所述第六NPN管的基极，另一端接地。

所述调整管包括第六PMOS管：

所述第六PMOS管的栅极接所述第二电阻的一端和所述第三NPN管的集电极和所述第一电容的一端，漏极接输出电压信号，源极接输入电压信号。

所述采样反馈电路通过所述第八电阻和所述第九电阻分压产生的反馈电压提供给所述误差放大器通过所述输出驱动电路进行控制调整管，从而稳定输出电压；当输出电压Vout降低时，反馈电压也降低，所述误差放大器的输出电压升高，从而使所述输出驱动电路中的所述第二PMOS管的栅极升高，这样使所述第三电阻和所述第四电阻上的电流减小，使所述启动电路中的所述第三NPN管的发射极电压降低而使其基极电流增加，这样所述第二电阻上的电流增加，电压也增加，使得所述调整管的栅极电压降低，所述调整管的源漏电流增加，调整管的源漏之间电压减小，从而使输出电压Vout升高；相反，当输出电压Vout超过所需要的设定值时，所述调整管的源漏电流降低，调整管的源漏之间电压增加，从而使输出电压Vout降低。

所述第一PMOS管202和所述第一电容201构成了所述低压差线性稳压电路的零极点，并且根据输出电压的大小进行调整，从而进一步稳定输出电压。

利用本实用新型提供的低压差线性稳压电路可以使其稳定性更高。

附图说明

图1为本实用新型的低压差线性稳压电路的电路图。

具体实施方式

以下结合附图对本实用新型内容进一步说明。

低压差线性稳压电路，如图1所示，包括启动电路100、输出驱动电路200、误差放大电路300、采样反馈电路400和调整管500：

所述启动电路100是产生启动电流让整个电路处于启动状态；

所述输出驱动电路200是输出驱动信号驱动所述调整管500；

所述误差放大电路300是对所述采样反馈电路400的信号进行误差放大；

所述采样反馈电路400是对输出电压信号进行采样并反馈给所述误差放大电路300；

所述调整管500是通过调整其管压降达到稳定输出电压。

所述启动电路100包括第一电阻101、第一NPN管102、第二NPN管103、第二电阻104和第三NPN管105：

所述第一电阻101的一端输入电压信号，另一端接所述第一NPN管102的基极和集电极和所述第三NPN管105的基极；

所述第一NPN管102的基极接集电极和所述第一电阻101的一端和所述第三NPN管105的基极，发射极接所述第二NPN管103的基极和集电极；

所述第二NPN管103的基极接集电极和所述第一NPN管102的发射极，发射极接地；

所述第二电阻104的一端接输入电压信号，另一端接第三NPN管105的集电极和所述调整管500和所述输出驱动电路200；

所述第三NPN管105的基极接所述第一电阻101的一端和所述第一NPN管102的基极和集电极，集电极接所述第二电阻104的一端和所述调整管500和所述输出驱动电路200。

所述输出驱动电路200包括第一电容201、第一PMOS管202、第二PMOS管203、第三电阻204、第四电阻205、第三PMOS管206和第四NPN管207：

所述第一电容201的一端接所述第二电阻104的一端和所述第三NPN管105的集电极和所述调整管500，另一端接所述第一PMOS管202的漏极；

所述第一PMOS管202的栅极接所述第三PMOS管206的漏极和所述第四NPN管207的集电极，漏极接所述第一电容201的一端，源极接输出电压信号；

所述第二PMOS管203的栅极和所述误差放大电路300的输出，漏极接所述第三NPN管105的发射极和所述第三电阻204的一端，源极接输出电压信号；

所述第三电阻204的一端接所述第三NPN管105的发射极和所述第二PMOS管203的漏极，另一端接所述第四电阻205的一端和所述第四NPN管207的基极；

所述第四电阻205的一端接所述第三电阻204的一端和所述第四NPN管207的基极，另一端接地；

所述第三PMOS管206的栅极接所述误差放大电路300的偏置，漏极接所述第一PMOS管202的栅极和所述第四NPN管207的集电极，源极接输出电压信号；

所述第四NPN管207的基极接所述第三电阻204的一端和所述第四电阻205的一端，集电极接所述第一PMOS管202的栅极和所述第三PMOS管206的漏极。

所述误差放大电路300包括第四PMOS管301、第五NPN管302、第五PMOS管303、第六NPN管304、第五电阻305、第七NPN管306、第六电阻307、第七电阻308和第八NPN管309：

所述第四PMOS管301的栅极接所述第三PMOS管206的栅极和所述第五PMOS管303的栅极和漏极，漏极接所述第二PMOS管203的栅极和所述第五NPN管302的集电极，源极接输出电压信号；

所述第五NPN管302的基极接所述第五电阻305的一端和所述第七NPN管306的集电极，集电极接所述第二PMOS管203的栅极和所述第四PMOS管301的漏极，发射极接地；

所述第五PMOS管303的栅极接漏极和所述第三PMOS管206的栅极和所述第四PMOS管301的栅极和所述第六NPN管304的集电极，源极输出电压信号；

所述第六NPN管304的基极接所述采样反馈电路400，集电极接所述第五PMOS管303的栅极和漏极和所述第三PMOS管206的栅极和所述第四PMOS管301的栅极，发射极接所述第五电阻305的一端和所述第七电阻308的一端；

所述第五电阻305的一端接所述第六NPN管304的发射极和所述第七电阻308的一端，另一端接所述第五NPN管302的基极和所述第七NPN管306的集电极；

所述第七NPN管306的基极接所述第八NPN管309的基极和集电极和所述第七电阻308的一端，集电极接所述第五NPN管302的基极和所述第五电阻305的一端，发射极接所述第六电阻307的一端；

所述第六电阻307的一端接所述第七NPN管306的发射极，另一端接地；

所述第七电阻308的一端接所述第五电阻305的一端和所述第六NPN管304的发射极，另一端接所述第七NPN管306的基极和所述第八NPN管309的基极和集电极；

所述第八NPN管309的基极接集电极和所述第七NPN管306的基极和所述第七电阻308的一端，发射极接地。

所述采样反馈电路400包括第八电阻401和第九电阻402：

所述第八电阻401的一端接输出电压信号，另一端接所述第六NPN管304的基极和所述第九电阻402的一端；

所述第九电阻402的一端接所述第八电阻401的一端和所述第六NPN管304的基极，另一端接地。

所述调整管500包括第六PMOS管501：

所述第六PMOS管501的栅极接所述第二电阻104的一端和所述第三NPN管105的集电极和所述第一电容201的一端，漏极接输出电压信号，源极接输入电压信号。

所述采样反馈电路400通过所述第八电阻401和所述第九电阻402分压产生的反馈电压提供给所述误差放大器300通过所述输出驱动电路200进行控制调整管500，从而稳定输出电压；当输出电压Vout降低时，反馈电压也降低，所述误差放大器300的输出电压升高，从而使所述输出驱动电路200中的所述第二PMOS管203的栅极升高，这样使所述第三电阻204和所述第四电阻205上的电流减小，使所述启动电路100中的所述第三NPN管105的发射极电压降低而使其基极电流增加，这样所述第二电阻104上的电流增加，电压也增加，使得所述调整管500的栅极电压降低，所述调整管500的源漏电流增加，调整管的源漏之间电压减小，从而使输出电压Vout升高；相反，当输出电压Vout超过所需要的设定值时，所述调整管500的源漏电流降低，调整管的源漏之间电压增加，从而使输出电压Vout降低。

所述第一PMOS管202和所述第一电容201构成了所述低压差线性稳压电路的零极点，并且根据输出电压的大小进行调整，从而进一步稳定输出电压。

本实用新型公开了一种低压差线性稳压电路，并且参照附图描述了本实用新型的具体实施方式和效果。应该理解到的是：上述实施例只是对本实用新型的说明，而不是对本实用新型的限制，任何不超出本实用新型实质精神范围内的实用新型创造，均落入本实用新型保护范围之内。

Claims (1)

1.低压差线性稳压电路，包括启动电路、输出驱动电路、误差放大电路、采样反馈电路和调整管，其特征在于，所述启动电路包括第一电阻、第一NPN管、第二NPN管、第二电阻和第三NPN管，所述输出驱动电路包括第一电容、第一PMOS管、第二PMOS管、第三电阻、第四电阻、第三PMOS管和第四NPN管，所述误差放大电路包括第四PMOS管、第五NPN管、第五PMOS管、第六NPN管、第五电阻、第七NPN管、第六电阻、第七电阻和第八NPN管，所述采样反馈电路包括第八电阻和第九电阻：

所述第一电阻的一端输入电压信号，另一端接所述第一NPN管的基极和集电极和所述第三NPN管的基极；

所述第一NPN管的基极接集电极和所述第一电阻的一端和所述第三NPN管的基极，发射极接所述第二NPN管的基极和集电极；

所述第二NPN管的基极接集电极和所述第一NPN管的发射极，发射极接地；

所述第二电阻的一端接输入电压信号，另一端接第三NPN管的集电极和所述调整管和所述输出驱动电路；

所述第三NPN管的基极接所述第一电阻的一端和所述第一NPN管的基极和集电极，集电极接所述第二电阻的一端和所述调整管和所述输出驱动电路；

所述第一电容的一端接所述第二电阻的一端和所述第三NPN管的集电极和所述调整管，另一端接所述第一PMOS管的漏极；

所述第一PMOS管的栅极接所述第三PMOS管的漏极和所述第四NPN管的集电极，漏极接所述第一电容的一端，源极接输出电压信号；

所述第二PMOS管的栅极和所述误差放大电路的输出，漏极接所述第三NPN管的发射极和所述第三电阻的一端，源极接输出电压信号；

所述第三电阻的一端接所述第三NPN管的发射极和所述第二PMOS管的漏极，另一端接所述第四电阻的一端和所述第四NPN管的基极；

所述第四电阻的一端接所述第三电阻的一端和所述第四NPN管的基极，另一端接地；

所述第三PMOS管的栅极接所述误差放大电路的偏置，漏极接所述第一PMOS管的栅极和所述第四NPN管的集电极，源极接输出电压信号；

所述第四NPN管的基极接所述第三电阻的一端和所述第四电阻的一端，集电极接所述第一PMOS管的栅极和所述第三PMOS管的漏极；

所述第四PMOS管的栅极接所述第三PMOS管的栅极和所述第五PMOS管的栅极和漏极，漏极接所述第二PMOS管的栅极和所述第五NPN管的集电极，源极接输出电压信号；

所述第五NPN管的基极接所述第五电阻的一端和所述第七NPN管的集电极，集电极接所述第二PMOS管的栅极和所述第四PMOS管的漏极，发射极接地；

所述第五PMOS管的栅极接漏极和所述第三PMOS管的栅极和所述第四PMOS管的栅极和所述第六NPN管的集电极，源极输出电压信号；

所述第六NPN管的基极接所述采样反馈电路，集电极接所述第五PMOS管的栅极和漏极和所述第三PMOS管的栅极和所述第四PMOS管的栅极，发射极接所述第五电阻的一端和所述第七电阻的一端；

所述第五电阻的一端接所述第六NPN管的发射极和所述第七电阻的一端，另一端接所述第五NPN管的基极和所述第七NPN管的集电极；

所述第七NPN管的基极接所述第八NPN管的基极和集电极和所述第七电阻的一端，集电极接所述第五NPN管的基极和所述第五电阻的一端，发射极接所述第六电阻的一端；

所述第六电阻的一端接所述第七NPN管的发射极，另一端接地；

所述第七电阻的一端接所述第五电阻的一端和所述第六NPN管的发射极，另一端接所述第七NPN管的基极和所述第八NPN管的基极和集电极；

所述第八NPN管的基极接集电极和所述第七NPN管的基极和所述第七电阻的一端，发射极接地；

所述第八电阻的一端接输出电压信号，另一端接所述第六NPN管的基极和所述第九电阻的一端；

所述第九电阻的一端接所述第八电阻的一端和所述第六NPN管的基极，另一端接地。