CN204288204U - Pld烧写系统 - Google Patents

Abstract

本实用新型公开了一种PLD烧写系统，使用计算机并口作为PLD烧写接口，使用带三态输出的组合逻辑实现冲突信号的兼容，使用JTAG模式进行PLD器件烧写。对于计算机并口上非复用的针脚，直接赋予相应信号即可，对于计算机并口上复用但均作为输出的针脚，亦可采用同样方式；如果复用的针脚相对于计算机来说存在输入/输出两种状态，或均作为输入，增加三态控制，在空闲时将相应三态缓冲器的输出设置为高阻，这样便避免了不同PLD烧写时的相互影响。本实用新型的PLD烧写系统，仅使用一个计算机并口、一根并口线缆，同时增加部分简单的组合逻辑，即可实现多种不同厂商PLD器件的烧写，系统设计简单，成本低，易于与自动测试系统集成。

Description

PLD烧写系统

技术领域

本实用新型涉及电子电路设计技术领域，特别涉及一种PLD烧写系统。

背景技术

不管在商用领域还是工业领域，PLD(Programmable Logic Device,可编程逻辑器件)的应用日趋广泛。一般厂商采用先贴装生产，在单板测试时或测试前完成PLD编程。

JTAG(Joint Test Action Group，联合测试行动小组)是一种国际标准测试协议(IEEE 1149.1兼容)，主要用于芯片内部测试。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。

各厂商PLD编程均使用专用的编程器，如ALTERA公司的USB BLASTER，XILINX公司的USB Cable等，尽管都采用JTAG接口烧写方式，但却并不能通用。目前许多系统中包含多个PLD器件，甚至多个厂家的PLD器件。这使得烧写过程要准备多个设备，进行多次人工操作，过程复杂容易出错，生产效率也无法提高。

图1所示是常见的一种测试系统烧写部分的拓扑结构。该系统被测板卡上包括ALTERA公司和XILINX公司各一款PLD，则该系统需要包括工控机或工控板1、ALTERA烧写器2、XILINX烧写器3、被测板卡4、电源5、USB线缆6等。

在烧写工作中，需要先连接ALTERA烧写器2与被测板卡4，上电，开启ALTERA烧写软件，完成ALTERA公司PLD烧写；然后断电，拔下ALTER烧写器2，插入XILINX烧写器3，上电，开启XILINX烧写软件，完成XILINX公司PLD烧写，然后断电。要构建这套系统，就要采购多种烧写器，提高了系统成本，占用了更多的接口；由于烧写过程中要插拔多次，容易出错，无法实现烧写的无人值守，效率较低。

计算机，通常都设置有25针D型并口，25针D型并口的针脚功能如下表。

针脚	功能	针脚	功能
				1	选通(STROBE低有效)	14	自动换行(AUTOFEED低有效)
2	数据位0（DATA0）	15	错误(ERROR低有效)
				3	数据位1(DATA1)	16	初始化(INIT低有效)
4	数据位2(DATA2)	17	选择输入(SLCTIN低有效)
				5	数据位3(DATA3)	18	地(GND)
6	数据位4(DATA4)	19	地(GND)
				7	数据位5(DATA5)	20	地(GND)
8	数据位6(DATA6)	21	地(GND)
				9	数据位7(DATA7)	22	地(GND)
10	确认(ACKNLG低有效)	23	地(GND)
				11	忙(BUSY)	24	地(GND)
12	却纸(PE)	25	地(GND)
				13	选择(SLCT)

实用新型内容

本实用新型要解决的技术问题是提供一种PLD烧写系统，设计简单，成本低，易于与自动测试系统集成。

为解决上述技术问题，本实用新型提供的PLD烧写系统，包括计算机、组合逻辑电路、被测板卡；

所述被测板卡，有多个PLD，每个PLD对应设置一JTAG接口；

所述组合逻辑电路，包括一个或多个直通电路、多个三态缓冲器；

所述直通电路，用于直接进行逻辑电平转换；

所述三态缓冲器，当使能端有效时，进行正常逻辑状态输出，当使能端无效时，进入高阻状态；

所述计算机的并口的非复用的针脚，通过一个直通电路接到被测板卡的一个PLD的JTAG接口的一个针脚；

所述计算机的并口的复用的但仅用于输出的针脚，通过直通电路分别接到被测板卡的多个PLD的JTAG接口的相应针脚；

所述计算机的并口的复用的而且用于输入及输出的针脚，或者复用的仅用于输入的针脚，通过多个三态缓冲器分别接到被测板卡的多个PLD的JTAG接口的相应针脚或地。

较佳的，所述组合逻辑电路，使用逻辑门或可编程器件实现。

较佳的，所述直通电路，由两个顺序连接的缓冲器组成。

较佳的，所述组合逻辑电路，通过并口下载线同计算机的25针D型并口连接。

较佳的，所述计算机发出状态控制信号到各三态缓冲器的使能端，控制三态缓冲器进行正常逻辑状态输出或进入高阻状态。

较佳的，所述被测板卡，有两个PLD，一个ALTERA公司的一款PLD，另一个为XILINX公司的一款PLD；

所述组合逻辑电路，包括两个直通电路及两个三态缓冲器；

计算机的25针D型并口的3号针脚，通过一直通电路接ALTERA公司的该款PLD的对应设置的JTAG口的TMS线，并通过一直通电路接XINLIX公司的该款PLD的对应设置的JTAG口的TCK线；

一个三态缓冲器，输出端接计算机的25针D型并口的11号针脚，输入端接ALTERA公司的该款PLD的对应设置的JTAG口的TDO线；

另一个三态缓冲器，输出端接计算机的25针D型并口的11号针脚，输入端接地；

两个三态缓冲器的使能端接状态控制信号。

本实用新型的PLD烧写系统，使用计算机并口作为PLD烧写接口，使用带三态输出的组合逻辑实现冲突信号的兼容，使用JTAG模式进行PLD器件烧写。对于计算机并口上非复用的针脚，直接赋予相应信号即可，对于计算机并口上复用但均作为输出的针脚，亦可采用同样方式，不会互相产生影响；如果复用的针脚相对于计算机来说存在输入/输出两种状态，或均作为输入，则组合逻辑电路的输出不可简单连在一起，否则将会影响并口的数据输入，对于这种情况，增加三态控制，在空闲时将相应三态缓冲器的输出设置为高阻，这样便避免了不同PLD烧写时的相互影响。本实用新型的PLD烧写系统，仅使用一个计算机并口、一根并口线缆，同时增加部分简单的组合逻辑，即可实现多种不同厂商PLD器件的烧写，系统设计简单，成本低，易于与自动测试系统集成。

附图说明

为了更清楚地说明本实用新型的技术方案，下面对本实用新型所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是常见的一种测试系统烧写部分的拓扑结构；

图2是本实用新型的PLD烧写系统一实施例示意图。

具体实施方式

下面将结合附图，对本实用新型中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本实用新型保护的范围。

实施例一

PLD烧写系统，如图2所示，包括计算机1、组合逻辑电路2、被测板卡3、电源5；

所述被测板卡，有多个PLD(Programmable Logic Device,可编程逻辑器件)，每个PLD对应设置一JTAG(Joint Test Action Group，联合测试行为组织)接口；

所述组合逻辑电路2，包括一个或多个直通电路、多个三态缓冲器；

所述直通电路，用于直接进行逻辑电平转换；

所述三态缓冲器，当使能端有效时，进行正常逻辑状态输出，当使能端无效时，进入高阻状态；

所述计算机1的并口的非复用的针脚(即用于只同被测板卡3的一个PLD的JTAG接口的一个针脚通信的针脚)，通过一个直通电路接到被测板卡3的一个PLD的JTAG接口的一个针脚；

所述计算机1的并口的复用的但仅用于输出的针脚(即用于单向输出信号到被测板卡3的多个PLD的JTAG接口的相应针脚的针脚)，通过直通电路分别接到被测板卡3的多个PLD的JTAG接口的相应针脚；

所述计算机1的并口的复用的而且用于输入及输出的针脚(即同被测板卡3的多个PLD的JTAG接口的相应针脚双向传送信号的针脚)，或者复用的仅用于输入的针脚(即单向接收被测板卡3的多个PLD的JTAG接口的相应针脚的发送信号或者输入接地信号的针脚)，通过多个三态缓冲器分别接到被测板卡3的多个PLD的JTAG接口的相应针脚或地。

较佳的，所述组合逻辑电路2，使用逻辑门或可编程器件实现。

较佳的，所述直通电路，由两个顺序连接的缓冲器(buffer)组成。

较佳的，所述组合逻辑电路2，通过并口下载线4同计算机的25针D型并口连接。

较佳的，所述计算机1发出状态控制信号6到各三态缓冲器的使能端，控制三态缓冲器进行正常逻辑状态输出或进入高阻状态。

实施例一的PLD烧写系统，使用计算机并口作为PLD烧写接口，使用带三态输出的组合逻辑实现冲突信号的兼容，使用JTAG模式进行PLD器件烧写。对于计算机并口上非复用的针脚，直接赋予相应信号即可，对于计算机并口上复用但均作为输出的针脚，亦可采用同样方式，不会互相产生影响；如果复用的针脚相对于计算机来说存在输入/输出两种状态，或均作为输入，则组合逻辑电路的输出不可简单连在一起，否则将会影响并口的数据输入，对于这种情况，增加三态控制，在空闲时将相应三态缓冲器的输出设置为高阻，这样便避免了不同PLD烧写时的相互影响。实施例一的PLD烧写系统，仅使用一个计算机并口、一根并口线缆，同时增加部分简单的组合逻辑，即可实现多种不同厂商PLD器件的烧写，系统设计简单，成本低，易于与自动测试系统集成。

实施例二

基于实施例一的PLD烧写系统，所述被测板卡3，有两个PLD(Programmable LogicDevice,可编程逻辑器件)，一个ALTERA公司的一款PLD，另一个为XILINX公司的一款；

所述组合逻辑电路2，包括两个直通电路及两个三态缓冲器；

计算机1的25针D型并口的3号针脚，通过一直通电路接ALTERA公司的该款PLD的对应设置的JTAG口的TMS线，并通过一直通电路接XINLIX公司的该款PLD的对应设置的JTAG口的TCK线；

一个三态缓冲器，输出端接计算机1的25针D型并口的11号针脚，输入端接ALTERA公司的该款PLD的对应设置的JTAG口的TDO线；

另一个三态缓冲器，输出端接计算机1的25针D型并口的11号针脚，输入端接地；

两个三态缓冲器的使能端接计算机1输出的状态控制信号6。

实施例二的PLD烧写系统，尽管被测板卡3的两个PLD的信号定义不同，但3号针脚对于计算机都是输出，因此3号针脚对的输出经过直通电路的两个缓冲器后分别作为TMS和TCK送给不同的PLD即可；使用两路三态缓冲器连接到计算机的25针D型并口的11号针脚，当选择ALTERA公司的PLD时，计算机1输出的状态控制信号6选通一号三态缓冲器，禁止二号路三态缓冲器(即将二号三态缓冲器输出置为高阻)，因此计算机1的25针D型并口的11号针脚将被赋值为ALTERA公司的PLD的TDO，满足ALTERA公司的PLD烧写的要求；当选择XILINX公司的PLD时，计算机1输出的状态控制信号6选通二号三态缓冲器，禁止一号三态缓冲器(即将一号三态缓冲器输出置为高阻)，则计算机的25针D型并口的11号针脚将为固定的“0”,满足XILINX公司的PLD烧写要求。对其他有冲突定义的信号线，全部可以类似处理。实施例二的PLD烧写系统，通过计算机输出状态控制信号6进行自动控制，可实现多厂商PLD器件的全无人值守自动化烧写。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型保护的范围之内。

Claims (6)

1.一种PLD烧写系统，其特征在于，包括计算机、组合逻辑电路、被测板卡；

所述被测板卡，有多个PLD，每个PLD对应设置一JTAG接口；

所述组合逻辑电路，包括一个或多个直通电路、多个三态缓冲器；

所述直通电路，用于直接进行逻辑电平转换；

所述三态缓冲器，当使能端有效时，进行正常逻辑状态输出，当使能端无效时，进入高阻状态；

所述计算机的并口的非复用的针脚，通过一个直通电路接到被测板卡的一个PLD的JTAG接口的一个针脚；

所述计算机的并口的复用的但仅用于输出的针脚，通过直通电路分别接到被测板卡的多个PLD的JTAG接口的相应针脚；

所述计算机的并口的复用的而且用于输入及输出的针脚，或者复用的仅用于输入的针脚，通过多个三态缓冲器分别接到被测板卡的多个PLD的JTAG接口的相应针脚或地。

2.根据权利要求1所述的PLD烧写系统，其特征在于，

所述组合逻辑电路，使用逻辑门或可编程器件实现。

3.根据权利要求1所述的PLD烧写系统，其特征在于，

所述直通电路，由两个顺序连接的缓冲器组成。

4.根据权利要求1所述的PLD烧写系统，其特征在于，

所述组合逻辑电路，通过并口下载线同计算机的25针D型并口连接。

5.根据权利要求1所述的PLD烧写系统，其特征在于，

所述计算机发出状态控制信号到各三态缓冲器的使能端，控制三态缓冲器进行正常逻辑状态输出或进入高阻状态。

6.根据权利要求1所述的PLD烧写系统，其特征在于，

所述被测板卡，有两个PLD，一个ALTERA公司的一款PLD，另一个为XILINX公司的一款PLD；

所述组合逻辑电路，包括两个直通电路及两个三态缓冲器；

计算机的25针D型并口的3号针脚，通过一直通电路接ALTERA公司的该款PLD的对应设置的JTAG口的TMS线，并通过一直通电路接XINLIX公司的该款PLD的对应设置的JTAG口的TCK线；

一个三态缓冲器，输出端接计算机的25针D型并口的11号针脚，输入端接ALTERA公司的该款PLD的对应设置的JTAG口的TDO线；

另一个三态缓冲器，输出端接计算机的25针D型并口的11号针脚，输入端接地；

两个三态缓冲器的使能端接状态控制信号。