CN204100994U - 一种二相线阵ccd数据采集与处理系统 - Google Patents

Abstract

本实用新型提供一种二相线阵CCD数据采集与处理系统，包括CPLD驱动电路、二相线阵CCD传感器、A/D转换电路、高速数据缓存FIFO、信号处理电路、光源灯控制电路和上位机。通过选择分辨率较高的硬件资源，减少分立电路数量以及与高精度软件算法相结合，使得本系统的电路结构简单、测量精度高、测量速度快，尤其适用于于精度要求较高的微位移测量场合如地表形变的监测，也可应用于其他领域内出现的微位移量的测量。

Description

一种二相线阵CCD数据采集与处理系统

技术领域

本实用新型属于地表形变监测领域，具体涉及一种用于微位移精确测量的二相线阵CCD数据采集与处理系统。

背景技术

地表形变通常具有低频、微变等特点，测量大地形变倾斜角度微小变化往往需要较高的分辨率进行定时定点观测。电荷耦合元件CCD(Charge-coupled Device)(也称为CCD图像传感器)主要分为线阵CCD和面阵CCD，线阵CCD由于具有自扫描速度快、频率响应高、测量精度比较高、体积小功耗低、性能稳定、寿命长、本身的噪声低、属于非接触式光学测量可实时将光学信号转变为电学信号实现动态测量等特点，所以线阵CCD能够很好的应用于大地形变的长期监测。

影响线阵CCD测量系统测量精度的因素有很多，主要分为硬件和软件两部分，具体为：

1)线阵CCD性能的优良直接影响系统的测量精度；CCD包含的像敏单元越多且尺寸越小，其提供的测量分辨率也就越高。现有的CCD信号采集及处理方法中多采用较早期或已停产CCD型号作为测量单元，如《线阵CCD数据采集及LCD显示》(武汉大学动力与机械学院杜昕等)所用CCD为2160像素的TCD1200D，其像元大小为14um，《线阵CCD高速数据采集与实时处理系统》(重庆大学王鑫等)使用的CCD为TCD1209，像元数目2048像元大小仍为14um，《基于FPGA的线阵CCD驱动时序电路的设计》(西安邮电学院袁金凤等)选用的TCD1500C包含5340个像元，像元大小为7um。

2)A/D转换器是测量系统的一个重要器件。CCD输出信号需要经过除噪放大等预处理再进行A/D转换，传统的CCD信号处理方法是采用分立电路分别实现各个功能，如《基于相关双采样技术的CCD视频信号处理研究》(南京理工大学张林等)采用放大器三极管等分立元件搭建了CCD信号相关双采样处理电路，但是不同功能电路的分立必然会给CCD输出信号引入一些不必要的干扰。另外，针对奇偶两路输出的CCD信号如何再次整合为完整的一路信号，现有技术多采用独立的硬件电路来实现，如《用DSP实现重心算法确定CCD像点位置》(中科院上海技术物理研究所，闻路红)采用了加法电路将两路信号相加，然后对信号进行滤波放大等预处理再送入A/D转换器；再如《基于线阵CCD实现PCB孔质检智能化》(湖南商学院苏岱安)采用模拟开关将输出的两相信号切换成一路再传递给AD进行转换。上述现有技术的缺点是在两相信号恢复为一相的过程中可能会给原始信号引入硬件延时和不必要的干扰信号。另外，A/D转换器的转换速率和转换位数也是需要考虑的重要指标。

3)线阵CCD的驱动电路与CCD工作时序和信号采集时序都是直接相关的，是影响系统测量精度的因素。常用的CCD驱动电路有IC驱动电路、EPROM驱动电路、单片机驱动电路和CPLD驱动电路4种，其中前3种方法中：IC驱动电路主设计复杂，体积较大，调试困难，在早期往往使用较多；EPROM驱动电路复杂，分立元件多，工作频率低；而单片机驱动虽然设计相对简单，但存在资源浪费等问题，且上述3种电路均存在高频干扰，驱动信号不够稳定。

4)为了追求更高的测量精度，在测量微尺寸或微位移时就需要利用像点定位细分算法。目前线阵CCD常用的像点定位算法主要有最大值法、二值化法和重心法。但最大值法受噪声影响大，分辨率低，一般很少采用。二值化法的测量精度依赖于CCD信号的形状，当CCD信号受到随机噪声等干扰出现波形不对称或存在震荡的情况时，二值化后信号的中点并不代表实际像点位置，所以这种方法精度有限。

综上所述，现有的CCD信号处理系统为了追求数据采集的速度而忽略了定位精度，因此并不适用于精度要求较高的微位移测量领域。为了克服现有技术存在的上述缺陷，提出本实用新型。

实用新型内容

本实用新型所要解决的技术问题是提供一种二相线阵CCD数据采集与处理系统，尤其适用于如对地表形变进行微位移测量或者对物体微小位移的高精度测量。

本实用新型采用的技术方案为：一种二相线阵CCD数据采集与处理系统，包括CPLD驱动电路、二相线阵CCD传感器、A/D转换电路、高速数据缓存FIFO、信号处理电路、光源灯控制电路和上位机，其中：

所述二相线阵CCD传感器用于将模拟像元信号输出给所述A/D转换电路，所述A/D转换电路经过预处理及模数转换将数字化后的模拟像元信号即数字像元信号输出给所述高速数据缓存FIFO，所述高速数据缓存FIFO通过输出端口将数字像元信号传送给所述信号处理电路，所述信号处理电路将数据处理结果传输给所述上位机；

所述CPLD驱动电路用于将驱动时钟脉冲信号、工作时钟脉冲信号和写时钟脉冲信号分别输出给所述二相线阵CCD传感器、A/D转换电路和高速数据缓存FIFO，并将中断信号输出给所述信号处理电路，用于指明所述二相线阵CCD传感器输出一帧像元信号的起始点和终止点；

所述信号处理电路将控制信号输出给所述高速数据缓存FIFO和所述光源灯控制电路，并将功能配置时序信号输出给所述A/D转换电路。

所述CPLD驱动电路将输出使能信号输出给所述A/D转换电路，用于使得所述A/D转换器只在所述二相线阵CCD传感器输出像元信号时输出转换数据。

所述二相线阵CCD传感器将代表当前位移信号的光信号转换为电荷信号，并将所述电荷信号按序分奇偶两路同时输出，输出的所述电荷信号经去耦电容分别输送给所述A/D转换电路的模拟输入端。

所述A/D转换电路的集成处理芯片为三通道架构，每个所述通道包括电连接的输入箝位电路、相关双采样器、偏移DAC和可编程增益放大器在内的预处理模块，各通道通过多路复用方式接入16位ADC；所述集成处理芯片的双通道模式自动实现奇偶路同时输出的CCD信号的两相到一相的转换。

所述A/D转换电路采用相关双采样模式，用于去除像元信号中的复位噪声和暗电流噪声。

所述信号处理电路包括微控制器ARM和串口通讯电路。

所述高速数据缓存FIFO具有独立的读写时钟，所述读写时钟的读使能端、写使能端和读时钟分别接收所述微控制器ARM的通用I/O端口一、端口二和端口三输出的控制信号；高速数据缓存FIFO的输出使能端和复位端与所述微控制器ARM的通用I/O端口四和端口五相相接；所述高速数据缓存FIFO的输出端口直接接入所述信号处理电路的输入端口。

所述CPLD驱动电路输出的转移脉冲信号输出到所述微控制器ARM的捕获端口作为捕获中断信号，所述微控制器ARM通过定时器提供定时中断信号；所述微控制器ARM直接接收所述高速数据缓存FIFO输出的像元数字信号。

本实用新型产生的有益效果是：本实用新型能够对CCD输出的像元信号进行高速采集和处理，得到精确的像点定位值，通过合理选择硬件资源和设计软件算法，在保证原始像元信号准确性的同时又提升整个系统的测量精度，装置的分立电路较少，电路结构简单且测量速度快，尤其适用于对物体微小位移的高精度测量。

附图说明

图1为本实用新型一种二相线阵CCD数据采集与处理系统的结构框图；

图2为本实用新型一种二相线阵CCD数据采集与处理系统的A/D工作时钟和高速数据缓存FIFO写时钟的时序图；

图3为本实用新型一种二相线阵CCD数据采集与处理系统的A/D转换器与高速数据缓存FIFO的电路连接示意图；

图4为本实用新型一种二相线阵CCD数据采集与处理系统的信号处理电路原理图；

图5为本实用新型一种二相线阵CCD数据采集与处理系统的微控制器ARM的工作流程图；

图6为本实用新型一种二相线阵CCD数据采集与处理系统的改进的重心算法示意图(以一次实例为例)。

图中：CPLD驱动电路①、二相线阵CCD传感器②、A/D转换电路③、高速数据缓存FIFO④、信号处理电路⑤、光源灯控制电路⑥。

具体实施方式

如图1所示的一种二相线阵CCD数据采集与处理系统，包括CPLD驱动电路①、二相线阵CCD传感器②、A/D转换电路③、高速数据缓存FIFO④、信号处理电路⑤和光源灯控制电路⑥，二相线阵CCD传感器②输出模拟像元信号给A/D转换电路③，A/D转换电路③经过预处理及模数转换将数字化的像元信号即数字像元信号输出给高速数据缓存FIFO④，高速数据缓存FIFO④通过输出端口将数字像元信号传送给信号处理电路⑤；CPLD驱动电路①将时钟脉冲信号、工作脉冲信号和写时钟脉冲信号分别输出给二相线阵CCD传感器②、A/D转换电路③和高速数据缓存FIFO④，并分别输出使能信号和中断信号给A/D转换电路③和信号处理电路⑤；信号处理电路⑤输出控制信号给高速数据缓存FIFO④和光源灯控制电路⑥，并输出功能配置时序信号给A/D转换电路③。

A/D工作时钟和高速数据缓存FIFO写时钟的时序图如图2所示，CPLD驱动电路①提供整套装置所需的全部工作时钟(除了所述高速数据缓存FIFO④的读时钟)，即二相线阵CCD传感器②和A/D转换电路③的工作时钟、及高速数据缓存FIFO④的写时钟，用于保证数据的采集、存储与CCD输出信号三者之间的同步；同时CPLD驱动电路①给A/D转换电路③提供输出使能信号，使得A/D转换器只在二相线阵CCD传感器输出像元信号时输出转换数据，避免A/D转换器进行不必要的工作，从而延长了A/D转换器的使用寿命；另外CPLD驱动电路①给信号处理电路⑤提供中断信号，指明二相线阵CCD传感器②输出一帧像元信号的起始点和终止点，用于保证采集的数据信号的完整性。

由于高速数据缓存FIFO④具有独立的读写时钟，使得数据存储和读取互不干扰，保证数据采集与数据处理两部分相互独立。本系统通过选取高精度的CCD传感器和A/D转换器，采取先存后取的顺序对一帧位移信号进行完整提取和高精度定点细分处理，提高了系统的测量精度；同时，本系统的数据采样速率可达30MSPS，信号处理电路⑤中的处理器工作频率可达100MHz，足以保证整个系统的测量速度。

A/D转换器与高速数据缓存FIFO④的电路连接如图3所示：所述A/D转换电路③采用ADI公司的AD9826，它属于一款完整的CCD信号处理器，内嵌输入箝位、相关双采样、偏移DAC和可编程增益放大等模块，二相线阵CCD传感器②将代表当前位移信号的光信号转换为电荷信号并按序分奇偶两路同时输出，经过去耦电容除去直流5V后分别输送给A/D转换电路③的模拟输入端VINR和VING；A/D转换电路③的SPI引脚SCLK、SLOAD、SDATA分别与信号处理电路⑤中ARM处理器的GPIO0.15、GPIO0.16、GPIO0.18相接，通过ARM输出配置时序完成对AD转换器的功能选择；MD转换电路③采用相关双采样模式以去除信号中的复位噪声和暗电流噪声，从而保证提取信号的准确性；A/D转换电路③所需的工作时钟CDSCLK1、CDSCLK2、ADCCLK由CPLD驱动电路①提供，CPLD驱动电路①输出的转移脉冲SH接入A/D转换电路③的输出使能端控制A/D转换电路③输出的开闭；A/D转换电路③的数字输出端D7-D0尽可能近的接入高速数据缓存FIFO④的输入端D7-D0，从而最大限度的减少数字输出线上的负载。

高速数据缓存FIFO④采用IDT公司的IDT72V251，容量为8Kx9bit，读写时钟最高可达66.7MHz。IDT72V251读使能端写使能端读时钟RCLK分别接收信号处理电路⑤中ARM处理器的通用I/O端口GPIO1.15(端口一)、GPIO2.10(端口二)、GPIO2.12(端口三)输出的控制信号；CPLD驱动电路①根据ADCCLK时序作相应延时得到ADCCLK2时序并输出到高速数据缓存FIFO④的写时钟端WCLK；高速数据缓存FIFO④的输出使能端和复位段与ARM处理器通用I/O端口GPIO1.17(端口四)、GPIO2.13(端口五)相接；高速数据缓存FIFO④的输出端Q7-Q0分别接入信号处理电路⑤的输入端GPIO2.7-2.0，虽然CPLD驱动电路①输出给A/D转换电路③的信号电平为0V/5V，高速数据缓存FIFO④的供电电压为3.3V，但选择的A/D转换器AD9826的模拟输入端供电电压为5V，数字输出端供电电压可为5V/3.3V，从而A/D转换电路③的输出可以直接接入高速数据缓存FIFO④的输入端口而不需额外的电压转换芯片，减少了分立电路数量，使电路结构更加简单。

本系统的信号处理电路原理图如图4所示，信号处理电路⑤由微控制器ARM和串口通讯电路组成，其中ARM采用NXP公司的LPCI768，其以Cortex-M3为内核，工作频率高达100MHz，是整套系统的核心，它既是整个系统的控制器又是信号数据处理器。本系统的所有控制功能均由微控制器ARM实现，其输出信号包括两路光源灯开关控制信号(GPIO1.0和GPIO1.1)、A/D转换器功能配置信号(GPIO0.15、GPIO0.16、GPIO0.18)、高速数据缓存FIFO读写控制信号(GPIO1.15、GPIO2.10)/读数时钟(GPIO2.12)/输出使能信号(GPIO1.17)/复位信号(GPIO2.13)、传输给上位机的计算结果(串口)；CPLD驱动电路①输出的转移脉冲信号SH与微控制器ARM的GPIO1.26脚相连，作为中断信号；由于高速FIFO输出信号为3.3V逻辑电平，所以微控制器ARM的管脚GPIO2.7-2.0可直接接收所述高速数据缓存FIFO④输出的像元数字信号，无需电平转换。

微控制器ARM的工作流程图如图5所示，主要包括系统各部分的初始化(包括ARM系统初始化、串口通信初始化、光源灯控制引脚初始化、AD9826功能配置、高速数据缓存FIFO初始化、定时器初始化、计数器捕获功能初始化和看门狗初始化)，启动定时器(用于打开一路光源灯(光源灯1)并使能计数器捕获功能)，捕获SH下降沿时开启高速FIFO写功能，捕获SH上升沿时关闭高速FIFO写功能并开始读取高速FIFO锁存的数据，处理数据得到计算结果，结果传递给上位机，等待下一次定时时间到，开启另一路光源灯(光源灯2)并进行后续相同操作。其工作原理具体为：

微控制器ARM通过定时器Timer3提供定时中断信号，每隔一段时间切换开/闭光源灯控制电路⑥中的两路光源灯(地震监测通常检测包括南北/东西的二维位移，其他应用场合可只留其中的一路光源灯)，经过一定光照时间后CCD开始输出两路奇偶电荷信号，经过所述A/D转换电路③整合为一路信号并进行模数转换；CPLD驱动电路①输出的转移脉冲信号SH送入AD9826的输出使能端，用于在CCD输出电荷信号期间(即SH保持低电平)使能AD9826输出转换数据，同时转移脉冲信号SH还送入微控制器ARM的内置计数器Timer0的捕获单元中，用于在CCD每个输出周期的起始点捕获SH的下降沿并产生捕获中断，继而启动高速数据缓存FIFO④开始存储AD转换数据；并在随后的SH上升沿处再次产生捕获中断，关闭高速FIFO的写功能，继而开启高速FIFO的读功能，读取FIFO锁存的一帧数字量。由于计算光缝位置只需要CCD输出的有效信号，为避免增加硬件筛选电路可能引入的不必要干扰，本系统采用软件方法实现有效信号的提取，即通过先空读128个虚设单元再读取并存储接下来的7450个数字量得到一帧完整的有效信号，继而采用重心法计算出每帧数据的重心位置值，并通过串口电路传递给上位机。

由于最大值法、二值化法等像点定位算法存在受噪声影响大，分辨率低、测量准确度差等问题，为了提高光缝定位的精度，本装置采用改进的重心算法提取CCD输出信号所含的像点位置值。

以一次实例为例，改进的重心算法示意图如图6所示，由于CCD输出的有效信号数量较多，为了加快处理速度，对传统的重心算法进行了如下改进，在系统应用之前，首先通过实验得到CCD全亮与全暗的中间值作为算法所用的判断阈值，第一次循环时，根据此阈值进行比较判断，找出左边界、右边界，并将所有数值叠加求和，循环结束后，得到像元平均亮度作为背景值，根据第一次循环找到的边界，分别向左右延伸与背景值比较，找出真正的左、右边界。第二次循环，在真边界范围内计算重心，重心的计算方法是：

$i_o=\frac{\mathrm{\Σ}(x_i-\stackrel{\‾}{x})*i}{\mathrm{\Σ}(x_i-\stackrel{\‾}{x})}---\left(1\right)$

其中，i为像点位置，x_i为像元在i位置的读数值，为背景值，i₀为所求像点位置。因为软件计算重心时所用变量i为c语言中表示数组下标的变量，从0开始，所以实际像点位置应为i₀+1。若要计算物体的瞬时位移值，只需将上一次的计算结果与本次计算结果作差再乘以相关系统参数即可得出，本系统所用CCD的像元大小为4.7um，像元数量为7450。

ARM计算出像点位置后立刻将所开光源灯方向信息及计算结果通过串口传递给上位机，然后返回主程序等待下一次定时中断的到来，开启另一路光源灯进行相同的数据采集和处理，从而实现了对两个方向位移量的定点定时检测。本系统通过选择分辨率较高的硬件资源、减少分立电路数量和设计高精度的软件算法，在保证原始像元信号准确性的同时提升了整个系统的测量精度；又由于反射至CCD上的光缝宽度大约为1mm，像元数约为1mm/4.7um＝212个，因此重心法第二次循环所处理的光信息量并不大，所以改进的重心法对数据的处理速度并不慢，使得本系统的电路结构简单，且测量精度高、测量速度快，可用于精度要求较高的微位移测量场合。

具体来讲，本实用新型提供的系统与现有技术相比的区别在于：

针对现有技术的缺陷1)，为了提高测量系统的测量精度，本实用新型采用东芝公司的TCD1711DG作为本系统的微位移传感器，其具有较高的灵敏度和较低的暗电流，它包含7450个像元，扫描一张A3图纸的精度为600DPI，工作时CCD输出信号分为奇偶两相电荷同时输出，提高了CCD的自扫描速率，最高可达30MHz；且其像元尺寸达到4.7um，测量精度与TCD1500C等相比有了大幅度提高。

针对现有技术的缺陷2)，本着简化电路、减少干扰，提高系统可靠性的原则，本实用新型选择单片集成的CCD信号处理芯片AD9826来实现相应功能。AD9826是一款完整的8/16位CCD信号处理器，最高速率可达30MSPS，它具有三通道架构，每个通道均由输入箝位电路、相关双采样器、偏移DAC和可编程增益放大器组成，并通过多路复用方式接入一个高性能16位ADC，并且对于奇偶两相输出的CCD信号，AD9826双通道模式能够自动实现两相到一相的CCD信号转换，从而实现了CCD信号预处理与A/D转换功能集成在同一个单机上的目的，减少了过多的硬件电路可能带来的干扰和延时问题。

针对现有技术的缺陷3)，为了提高系统的测量精度，本实用新型采用的是CPLD驱动电路，CPLD集成度高，速度快可靠性好，设计简单灵活且易于实现，是发展前景较好的驱动方法。

针对现有技术的缺陷4)，本实用新型的系统采用精度较高的改进重心算法求像点位置，数字化处理、精度高，可达亚像元分辨率，适用于精度要求较高的场合。

以上结合附图对本实用新型的实施例进行了详细地说明，此处的附图是用来提供对本实用新型的进一步理解，任何对于本领域的技术人员来说属于本实用新型揭露的技术范围内的、轻易想到的变形，也都应涵盖在本实用新型的保护范围之内。

Claims (8)

1.一种二相线阵CCD数据采集与处理系统，其特征在于，包括CPLD驱动电路、二相线阵CCD传感器、A/D转换电路、高速数据缓存FIFO、信号处理电路、光源灯控制电路和上位机，其中： 

所述二相线阵CCD传感器用于将模拟像元信号输出给所述A/D转换电路，所述A/D转换电路经过预处理及模数转换将数字化后的模拟像元信号即数字像元信号输出给所述高速数据缓存FIFO，所述高速数据缓存FIFO通过输出端口将数字像元信号传送给所述信号处理电路，所述信号处理电路将数据处理结果传输给所述上位机； 

所述CPLD驱动电路用于将驱动时钟脉冲信号、工作时钟脉冲信号和写时钟脉冲信号分别输出给所述二相线阵CCD传感器、A/D转换电路和高速数据缓存FIFO，并将中断信号输出给所述信号处理电路，用于指明所述二相线阵CCD传感器输出一帧像元信号的起始点和终止点； 

所述信号处理电路将控制信号输出给所述高速数据缓存FIFO和所述光源灯控制电路，并将功能配置时序信号输出给所述A/D转换电路。 

2.如权利要求1所述的二相线阵CCD数据采集与处理系统，其特征在于，所述CPLD驱动电路将输出使能信号输出给所述A/D转换电路，用于使得所述A/D转换器只在所述二相线阵CCD传感器输出像元信号时输出转换数据。 

3.如权利要求2所述的二相线阵CCD数据采集与处理系统，其特征在于，所述A/D转换电路的集成处理芯片为三通道架构，每个所述通道包括电连接的输入箝位电路、相关双采样器、偏移DAC和可编程增益放大器在内的预处理模块，各通道通过多路复用方式接入16位ADC；所述集成处理芯片的双通道模式自动实现奇偶路同时输出的CCD信号的两相到一相的转换。 

4.如权利要求3所述的二相线阵CCD数据采集与处理系统，其特征在于，所述二相线阵CCD传感器将代表当前位移信号的光信号转换为电荷信号，并将所述电荷信号按序分奇偶两路同时输出，输出的所述电荷信号经去耦电容分别输送给所述A/D转换电路的模拟输入端。 

5.如权利要求3所述的二相线阵CCD数据采集与处理系统，其特征在于，所述A/D转换电路采用相关双采样模式，用于去除像元信号中的复位噪声和暗电流噪声。 

6.如权利要求1所述的二相线阵CCD数据采集与处理系统，其特征在于，所述信号处理电路包括微控制器ARM和串口通讯电路。 

7.如权利要求6所述的二相线阵CCD数据采集与处理系统，其特征在于，所述高速数据缓存FIFO具有独立的读写时钟，所述读写时钟的读使能端、写使能端和读时钟分别接收所述微控制器ARM的通用I/O端口一、端口二和端口三输出的控制信号；高速数据缓存FIFO的输出使能端、复位端分别与所述微控制器ARM的通用I/O端口四、端 口五相连接；所述高速数据缓存FIFO的输出端口直接接入所述信号处理电路的输入端口。 

8.如权利要求7所述的二相线阵CCD数据采集与处理系统，其特征在于，所述CPLD驱动电路输出的转移脉冲信号输出到所述微控制器ARM的捕获端口作为捕获中断信号，所述微控制器ARM通过定时器提供定时中断信号；所述微控制器ARM直接接收所述高速数据缓存FIFO输出的像元数字信号。