CN102495132B - 一种用于海底管道漏磁内检测器的多通道数据采集装置 - Google Patents

Abstract

一种用于海底管道漏磁内检测器的多通道数据采集装置，包括霍尔传感器、多路开关、仪表放大器、AD转换模块、FPGA、DSP和SD卡；多路开关采用两级串联，装置包装有隔热棉来适应海底管道特有的高温和强腐蚀环境。霍尔传感器将磁感应强度转换为电压，经过多路开关切换，将信号传至仪表放大器，仪表放大器将微弱信号放大，AD转换模块完成模数转换工作，通过软件设定，8次采样和转换结束后将数字量传递给FPGA。DSP接收FPGA缓存数据并进行数字滤波和压缩，最后将数据存储于SD卡。本装置通过FPGA和DSP双CPU架构，完成海量数据存储和处理。高速、多通道、高分辨率等特点，保证管道运输安全，便于早期维护。

Description

一种用于海底管道漏磁内检测器的多通道数据采集装置

技术领域

本发明属于工业自动化控制技术领域，具体涉及一种用于海底管道的漏磁内检测器的多通道数据采集装置。

背景技术

管道无损检测技术是用于石油工业中长距离油气等输送管道腐蚀、磨损、裂纹等安全隐患检测的技术。对管道的检测主要包括管道的内检测和外检测。

目前，管道的外检测可以在管道已经发生泄漏的时候进行提示，但这已属于事后处理，只能起到降低损失的作用，并不能完全的消除损失。但管道的内检测可以识别潜在的管道缺陷，而且能够分辨出缺陷的大小和类型以便能早期维护，使其在达到危险点之前就被找到，进行维修，减少了大量损失以及对环境的污染；二是运用管道内检测技术，可以为管道维修提供科学的依据，变抢修为计划检修，有计划地更换个别管段，可大大减少管道维修费用，避免了管道维修的盲目性；三是对管道的承载能力心中有数,适时决定是否增压或减压；四是对管道的管径缺陷情况提供了永久的状况记录，为研发管道和施工提供有益的参考。因此拥有自主的管道内检测技术十分必要和迫切。

现有技术基本都是针对陆地管道缺陷检测的装置，无法找到专门针对海洋管道缺陷检测的装置。海水对管道腐蚀严重、海洋风暴等极端天气增加管道剩余应力，这些因素导致管道寿命预测与安全评估方法和技术与陆地管道相比差异很大，已有的陆地管道安全评估方法不适用于海洋管道。

在已有的漏磁检测装置中，从系统结构角度看，AD转换单元的输出接至计算机处理系统，由计算机处理系统对信号进行最终处理，而应用环境决定漏磁检测器需长时间在海底管道内行走，因此必须脱离PC机，数据只能由微控制器处理；从数据采集方式看，主要是直接应用基于ISA和PCI总线的插卡式数据采集卡，它存在以下缺陷：安装繁琐，价格昂贵，可扩展性差，无法做电磁屏蔽，导致数据失真。PCI和ISA总线虽然具有较高传输速度，并支持即插即用功能，但是插拔麻烦，扩展槽有限。现有的一些厂家的数据采集卡，低端产品通道数少，采样速率低；高端产品价格过高，且不便于二次开发，通用性差。国内数据采集卡产品普遍用途单一，远未形成系列化、模块化的通用产品，无法满足各类用户的需要；从微控制器选择角度看，通常采用单片机或者DSP作为主控制器，控制ADC、存储器等外围电路协同工作。现今实际工程中，随着工业环境对于数据采集装置采样速率、分辨率、存储容量等性能指标要求越来越高，单片机和DSP的弊端日渐明晰。例如单片机时钟频率较低，严重影响了整个系统速率，尤其是无法胜任多通道高频切换的数据采集任务。目前国内外同类产品中也并没有针对海底高温和强腐蚀恶劣工况条件给出相应解决方案。

随着FPGA的出现以及相关技术的发展，因其时钟频率高、内部资源丰富，动态可重构性强，再加上系统级和平台级功能模块的引入避免了繁琐的硬件电路设计和调试工作，缩短了开发周期，降低了开发难度，运用FPGA芯片进行数据采集系统设计，尤其是在高速多通道采集场合，已经成为大势所趋。若再将其与DSP快速数字信号处理能力相结合，充分发挥二者优势，必将构成双CPU高性能数据采集装置，通过二者协同工作和相互配置，即可完成复杂数据采集任务并进行数据滤波和压缩等处理。

发明内容

针对现有技术存在的缺陷，本发明提供一种用于海底管道的漏磁内检测器的多通道数据采集装置，通过结合FPGA和DSP双CPU架构，完成海量数据处理和存储。

本发明的用于海底管道的漏磁内检测器的多通道数据采集装置，包括霍尔传感器、多路开关、仪表放大器、AD转换模块、FPGA、DSP和SD卡；

所述多路开关，采用两级多路开关串联；

装置具体连接是：各路霍尔传感器输出端分别接入多路开关输入端；多路开关输出端接入仪表放大器输入端，抑制共模噪声；仪表放大器输出端接入AD转换模块的输入端；FPGA的AD控制单元通过控制总线与AD转换模块对应引脚相连；FPGA的FIFO缓存单元通过地址总线和数据总线分别与AD转换模块对应引脚相连；FPGA通过控制总线和地址总线与分别多路开关对应引脚相连；FPGA与DSP通过HPI并行通信接口连接；DSP和SD卡分别通过时钟、CMD和数据信号引脚相连。

本装置外部包装隔热棉进行抗高温和防腐蚀处理，使其能够适应海底管道恶劣的工况环境。

本发明的用于海底管道的漏磁内检测器的多通道数据采集装置，具体工作流程如下：

步骤1：初始化；

步骤2：DSP发出采集磁感应强度起始脉冲信号的指令至FPGA，FPGA收到脉冲信号后，使能时钟信号，为AD转换模块提供时钟；AD转换模块在时钟的同步下，开始进行采样转换；

步骤3：判断AD转换模块的DRDY引脚电平获得模数转换状态信息：当DRDY引脚出现下降沿即DRDY=0时，转换结束，判断是否已经累计8次采样，若未达到8次，切换到下一信号通道，继续采集；否则AD转换模块将其内部暂存的8次采样数据通过数据总线传给FPGA缓存单元，并进行下一轮8路数据采集，直到各路信号采集完毕； 

步骤4：当FPGA的FIFO存储模块将满时，通过HPI并口通信方式将数据传给DSP，DSP对数据进行压缩和滤波后将数据最终存储于SD卡。

有益效果：

1.本发明装置利用FPGA提供系统时钟，不仅降低了外部时钟电路对数据采集系统正常工作的影响和干扰，提高了系统稳定性和可靠性，而且使得时钟参数修改由模拟方式转变为数字方式，更加方便灵活。

2.本发明装置中，FPGA负责时序控制和数据缓存，DSP负责主控和信号处理，其优势为：第一，相对于单芯片系统，FPGA+DSP双CPU系统具备更高计算处理能力；第二，两者间可以相互配置。DSP作为系统主控制器，FPGA上电后由DSP完成配置。在系统工作期间，DSP可以根据需要，重新配置FPGA，实现系统功能重构。动态配置可以使系统更加智能化。另外，系统工作过程中若DSP自检过程发现功能异常，可以请求FPGA重新配置自己，使系统具有自我修复能力。第三，双CPU方案虽然提高成本，但降低了开发难度，减少了开发周期和技术风险；第四，双CPU系统可以实现功能划分，而清晰的系统功能划分则可以让两种微控制器各尽所能，充分发挥各自特长，提高系统整体性能指标。

3. 本发明针对我国海底管道的特点，利用隔热棉具有耐高温、不易燃烧、导热系数低等特点，采用外包隔热棉方式抵抗海底高温工况，对于海水强腐蚀和高温恶劣环境、海洋风暴等极端天气状况有较强适应能力；

4. 高速、多通道、高分辨率的数据采集装置可以识别潜在的管道缺陷，便于早期维护，保证管道运输安全。

5. 多路开关采用分级组合结构电路：不仅使输出电容降低，电路时间常数减小，开关速度提高；还可以使多路开关总关断漏电流降低，改善漏电流引起的输出端电压误差。

附图说明

图1本发明实施例装置结构框图；

图2本发明实施例多路开关结构图；

图3本发明实施例仪表放大器INA326连接图；

图4本发明实施例AD转换模块ADS1606连接图；

图5本发明实施例FPGA中FIFO缓存单元模块图；

图6本发明实施例FPGA中PLL时钟单元模块图；

图7本发明实施例FPGA中双CPU通信单元与HPI并口连接框图；

图8本发明实施例DSP内MMC控制器与SD卡信号连接图；

图9本发明实施例装置工作流程图。

具体实施方式

下面结合附图对本发明做进一步说明。

本发明的用于海底管道的漏磁内检测器的多通道数据采集装置，包括霍尔传感器、多路开关、仪表放大器、AD转换模块、FPGA、DSP和SD卡，结构框图如图1所示；

本实施例中，霍尔传感器选用霍尼韦尔公司SS495A线性霍尔集成电路，该电路包含放大电路和输出补偿电路，单电源5V供电，输入磁感应强度范围为-670-670高斯，

DSP选用TMS320VC5509，可实现与FPGA的HPI并口通信以及与SD卡传送数据。根据内检测器运行速度、采样频率、通道数、AD分辨率以及检测时间计算，得到数据总量为28GB，可选用32GB的SD卡进行数据终存。

仪表放大器选用INA326EA，抑制共模信号，放大微弱差模信号。

SS495A将采集到的磁感应强度转换为电压，经过多路开关DG406切换和选通，将其中一路信号传输至仪表放大器INA326，仪表放大器将微弱信号按照AD转换模块输入范围需要匹配放大。AD转换模块完成模数转换工作，设置8次采样和转换结束后将数字量传递给EP3C25Q240C8型FPGA。FPGA包含多路切换单元、AD控制单元、FIFO缓存单元和双CPU通信单元，主要完成时序控制和数据缓存。TMS320VC5509型DSP接收FPGA缓存数据并进行数字滤波，最后将数据存储于SD卡，AD转换模块选用6MSPS、16bit的模数转换芯片ADS1606，数据终存媒介为32G的SD卡。DSP完成信号处理和主控；FPGA完成逻辑控制和缓存，控制多路开关依次导通的方式完成通道切换；采用仪表放大器完成弱信号放大和隔离；多路开关采用两级多路开关DG406串联。

本装置具体连接是：256路传感器输出端接入多路开关输入端；两级多路开关输出端接入仪表放大器抑制共模噪声；仪表放大器输出端接入AD转换模块输入端；FPGA的控制总线、地址总线和数据总线分别与AD转换模块对应引脚相连，其中ADS1606的CS、RD、DRDY分别接EP3C25的CEO、OE、INT引脚；FPGA控制总线和地址总线分别与多路开关相应引脚相连；FPGA与DSP通过HPI并行通信接口连接；DSP和SD卡连接通过时钟、CMD和数据信号引脚分别相连。在电路板外部包装有隔热棉进行抗高温和防腐蚀处理，使得装置能够适应海底管道恶劣的工况环境。

多路开关结构如图2所示， 本实施例选用DG406型16选1多路开关，具体如下：

（1）切换方式：根据数据采集的应用场合，多路开关采用先断后通的切换方式，否则容易在切换时发生通道短接现象，严重时会损坏信号源或多路开关自身。

（2）连接方式：根据200路信号通道的需求，采用两级连接方式，第一级由16个16选1多路开关DG406构成，第二级由一个16选1多路开关构成，并且前级输出作为后级输入。这样通过17个多路开关，通道数扩展为256，留出的余量使系统可以灵活升级，未来进一步增加通道数。

（3）级联方式的优势：当系统信号通道数较多时，宜采用分级连接方式，信号最终由二级开关输出。设每个开关输出电容为C，那么单级方式输出总电容为256C，而两级连接方式输出总电容大约降至32C。电路时间常数减小，开关速度提高。此种连接方式可同时降低漏电流，减小漏电流造成的误差对系统精度的影响。其中，DG406导通电阻最大值100Ω，最快传输时间为300ns。

（4）供电电源：多路开关的导通电阻对数据采集的信号传输精度或程控制增益放大的增益影响较明显，而且RON通道随电源电压高低、传输信号的幅度等的变化而变化，因而其影响难以进行后期修正。一般通过减小RON来降低其影响。DG406的RON随电源电压和输入模拟电压的变化而变化。当VDD提高时，RON减小。可见，适当提高VDD有利于减小RON的影响。本实施例中将VDD确定为12V，有利于改善导通电阻对于系统性能指标的消极影响。

仪表放大器INA326连接如图3所示，多路数据采集常用仪表放大器INA326是单电源低功耗仪表放大器，本实施例中其供电电源为+5V。输出端加入RC滤波电路降低噪声，同时作为AD转换模块前端的抗混叠滤波器。增益值由增益设置电阻R1、R2比值决定。本装置信号截止频率为1KHZ。增益值设定为2，根据手册中推荐电阻值，R1=R2=200k。

AD转换模块ADS1606连接如图4所示，具体如下：

（1）采用包含内置FIFO的16bit、6MSPS最高吞吐率的模数转换芯片ADS1606，分辨率易升级，可升级至18bit；含有内置FIFO，可最多累积14个数字量输出，减少CPU中断次数，提高微控制器效率，数据暂存提高了控制的灵活性。该芯片参考电压源既可选用内部参考源，也可选用外部基准源。由于外部基准源需提供1V、2.5V和4V三个电压基准，硬件电路较为复杂，同时布线不当易引起误差，本发明选用内部参考源，需要使能REFEN引脚。

（2）采样和转换由时钟信号进行同步，数据获取则通过片选信号CS和读信号RD共同控制。只有当两个信号同时置低电平时，数据才从输出端传递给FPGA。

（3）ADS1606内置FIFO存储容量由FIFO_LEV电平组合确定。本发明中，将FIFO缓存容量设置为8，即每累计八个转换数据输出一次。FIFO_LEV=100。另外缓存容量可以实时修改。

FPGA中FIFO缓存单元模块如图5所示，用于数据缓冲和时钟域转换的FIFO模块由ALTERA公司FPGA中宏功能模块参数例化而成，只需利用宏功能模块向导器定制参数，对FIFO宽度、深度以及控制信号等进行简单设置即可应用。具体如下：

（1）利用宏功能模块向导器新建模块LPM_FIFO。

（2）设置FIFO宽度和深度为16bit、256K。

（3）设置FIFO控制信号：空满标志信号、异步清零信号、读写请求信号。

（4）设置FIFO模式为lagacy同步模式。

（5）设置FIFO外部属性：数据溢出保护机制，并选择最佳速度策略。

（6）将生成的FIFO模块文件添加到工程中即可随意调用。

本发明为了对FIFO模块控制方便，利用DCFIFO模块例化为双时钟缓存单元，即读写过程由两个时钟控制各自独立完成。

FPGA中PLL时钟单元模块如图6所示；本发明利用ALTERA的CYCLONE系列的PLL模块进行时钟管理。PLL锁相环模块具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出多种功能。常用于同步内部器件时钟和外部时钟。利用PLL同步输入时钟信号，并以其作为参考信号实现锁相，输出一到多个同步倍频或分频片内时钟，以供逻辑系统应用。与来自外部时钟相比，可减少时钟延时和变形，减少片内干扰；改善时钟建立时间和保持时间。具体配置过程如下：

（1）利用宏功能模块向导器新建模块ALTPLL；

（2）设置速度级别为6，基准频率为40MHZ；

（3）设置反馈模式为标准模式，在此模式下，PLL将参考时钟和逻辑阵列或I/O单元的端口缓存器处的时钟信号相位对齐，补偿内部全局时钟网络延迟，同时定义c0内部时钟输出应该补偿；

（4）设置输入输出：创造areset引脚，该信号是PLL复位或重新同步输入。Cyclone FPGA可以从内部逻辑或者任意通用I/O管脚驱动这个PLL输入信号；创造locked引脚，当其输出为高电平，表明PLL时钟输出和PLL参考输入时钟稳定同相。PLL的locked端口可以使用任意通用I/O管脚和内部逻辑。在监视PLL锁定过程中非常有用；

（5）将带宽设置确定为自动方式；

（6）设置c0输出参数，包括相移量为90度，占空比为50%，ratio为2.5；

（7）生成PLL模块文件pll1；

FPGA中双CPU通信单元与HPI并口连接如图7所示；FPGA通过HPI并口访问DSP片内RAM，实际上是通过读写HPI数据和地址寄存器来实现的。TMS320VC5509增强型HPI（EHPI）并口数据总线为16bit，工作模式为共享模式，在该模式下，主机FPGA和从机DSP都可以访问HPI共享内存。

HPI控制寄存器（HPIC）对HPI的工作模式进行控制，HPIC必须在进行HPI访问前由主机初始化。当主机要随机访问HPI RAM时，必须先发送一个地址到HPIA（HPI地址寄存器），然后访问该地址所指向的RAM单元。当主机需要连续访问一段HPI RAM中，则需要发送该段首地址到HPIA，然后以地址自增的方式访问。这时候主机每访问完一个存储单元后HPIA自动指向下一个单元。主机可以通过置位HPIC中的DSPINT位来中断DSP芯片，DSP芯片也可以通过置位HPIC中的HINT位来中断主机，此时HPI的引脚HINT被置位低电平，从而向主机发出中断请求。主机可以通过置位HINT来屏蔽此中断。HPI的数据、控制引脚都是专用的，它保证了HPI和DSP操作的并行性。HPI的引脚在无主机访问时呈高阻态，因此可以直接挂在主机数据总线上，使得硬件电路特别简单。

HPI并行通信接口由以下几部分组成：

（1）HD0～HD15：双向并行三态数据总线。当不传送数据时，均处于高阻态。

（2）HCS：HPI片选信号。作为HPI的使能输入端，在每次寻址期间必须为低电平，而在两次寻址之间也可以停留在低电平。可直接接地。

（3）HAS：地址选通信号，此信号用于主机的数据线和地址线复用的情况。不用此信号因此接高。

（4）HCNTL0、HCNTL1：主机控制信号，用来选择主机所要寻址的寄存器。当HCNTL1/HENTL0为00时，表明主机访问HPIC；当为01时，表明主机访问用HPIA指向的HPID，每读一次，HPIA事后增加1，每写一次，HPIA事先增加1；当为10时，表明主机访问HPIA；当为11时，表明主机访问HPID，而HPIA不受影响。

（5）HDS1、HDS2：数据选通信号，在主机寻址HPI周期内控制数据的传送。

（6）HINT：HPI中断输出信号，受HPIC中的HINT位控制。 　　

（7）HRDY：HPI准备好端。高电平表示HPI已准备好执行一次数据传送；低电平表示HPI正忙于完成当前事务，用于连续高速主机。 　　

（8）HR/W：HPI读写信号。高电平表示主机要读HPI，低电平表示写HPI。 　　

（9）HPIENA：HPI允许信号，系统选中HPI则将它连到高电平。

DSP内MMC控制器与SD卡信号连接如图8所示；TMS320VC5509A内置MMC控制器支持对MMC卡和SD卡的读写，支持MMC／SD协议和SPI协议，MMC控制器的运行频率可通过程序设置，并与多通道缓冲串行接口引脚复用，使用时需设置外部总线选择寄存器(EBSR)。图8所示为MMC控制器与SD卡信号连接图，连接信号有：时钟信号 (CLK)、控制信号(CMD)和数据信号(DAT0～DAT3)。

本发明采用装置外包隔热棉方式抵抗海底高温工况。隔热棉具有耐高温，不易燃烧，导热系数低等特点，现广泛应用于工业的隔热棉都采用玻璃纤维为材质加工生产而成，本实施例中采用玻璃纤维材质加工生产而成的隔热棉，保护装置内部芯片不受海底短时高温恶劣环境影响，玻璃纤维本身的材料特性和高温的短时性保证了不会影响装置本身散热。耐温最高可达550度，可通过SGS-UL检测，远远满足海底瞬时温度最高值120℃的工况要求；并具有阻燃、耐腐蚀、容重小、导热系数低、化学稳定性强、吸湿率低、憎水性好等诸多优点。同时，本发明在芯片选型过程中，注重低功耗设计，尽量采用单电源取代双电源供电方案，在省电的同时降低整个系统的散热量，提高芯片使用寿命。

本发明装置工作流程如图9所示，完成一次256路模拟信号采样的AD时序控制过程。利用ADS1606芯片内置的FIFO，可以累计8次采样转换后再将结果输出给FPGA缓存单元。此种数据传输方法可以提高CPU利用率，大大减少中断次数，从整体上提高采样速率。起始阶段，由FPGA控制使能时钟信号，中间过程则由FPGA控制多路开关，完成通道切换。数据传输过程FPGA需使能AD转换模块CS和RD引脚，数据才能从AD读出。因此FPGA是整个数据采集过程的关键。

具体工作流程如下：

步骤1：初始化；

步骤2：DSP发出采集磁感应强度起始脉冲信号的指令至FPGA，FPGA收到脉冲信号后，使能时钟信号，为AD转换模块提供时钟；AD转换模块在时钟的同步下，开始进行采样转换；

步骤3：判断AD转换模块的DRDY引脚电平获得模数转换状态信息：当DRDY引脚出现下降沿即DRDY=0时，转换结束，判断是否已经累计8次采样，若未达到8次，切换到下一信号通道，继续采集；否则AD转换模块将其内部暂存的8次采样数据通过数据总线传给FPGA缓存单元，并进行下一轮8路数据采集，直到各路信号采集完毕； 

步骤4：当FPGA的FIFO存储模块将满时，通过HPI并口通信方式将数据传给DSP，DSP对数据进行压缩和滤波后将数据最终存储于SD卡。

Claims (1)

1.一种用于海底管道漏磁内检测器的多通道数据采集装置，包括霍尔传感器、AD转换模块、DSP、多路开关、仪表放大器、FPGA和SD卡；

所述多路开关，采用两级多路开关串联，多路开关的供电电源的VDD为12V； 

所述SD卡的容量为32GB；

装置具体连接是：各路霍尔传感器输出端分别接入多路开关输入端；多路开关输出端接入仪表放大器输入端；仪表放大器的输出端连接RC滤波电路的输入端，RC滤波电路的输出端连接AD转换模块的输入端；FPGA的AD控制单元通过控制总线与AD转换模块对应引脚相连；FPGA的FIFO缓存单元通过地址总线和数据总线分别与AD转换模块对应引脚相连；FPGA通过控制总线和地址总线与分别多路开关对应引脚相连；FPGA与DSP通过HPI并行通信接口连接；DSP和SD卡分别通过时钟、CMD和数据信号引脚相连；

其特征在于：具体工作流程如下：

步骤1：初始化；

步骤2：DSP发出采集磁感应强度起始脉冲信号的指令至FPGA，FPGA收到脉冲信号后，使能时钟信号，为AD转换模块提供时钟；AD转换模块在时钟的同步下，开始进行采样转换；

步骤3：判断AD转换模块的DRDY引脚电平获得模数转换状态信息：当DRDY引脚出现下降沿即DRDY=0时，转换结束，判断是否已经累计8次采样，若未达到8次，切换到下一信号通道，继续采集；否则AD转换模块将其内部暂存的8次采样数据通过数据总线传给FPGA缓存单元，并进行下一轮8路数据采集，直到各路信号采集完毕；

步骤4：当FPGA的FIFO存储模块将满时，通过HPI并口通信方式将数据传给DSP，DSP对数据进行压缩和滤波后将数据最终存储于SD卡。