CN203984376U - 一种基于静态逻辑实现的提前终止比较器 - Google Patents

Abstract

本实用新型公开了一种基于静态逻辑实现的提前终止比较器，包括两位静态比较单元和终止判断单元，所述静态比较单元级联后再与终止判断单元连接；所述静态比较单元级联后，每个两位静态比较单元的小于信号输出端、大于信号输出端与终止判断单元的输入端连接，静态比较单元的相等信号输出端从高位到低位依次连接，最低位静态比较单元的相等信号输出端与终止判断单元的相等信号输入端连接，所述终止判断单元输出大于或等于信号、完成信号、小于信号输出端。本实用新型利用了静态逻辑电路结构的特点，具有能使电路上下对称和大幅降低了功耗等优点。

Description

一种基于静态逻辑实现的提前终止比较器

技术领域

本实用新型涉及电子技术领域，特别涉及一种基于静态逻辑实现的提前终止比较器。

背景技术

如今超大规模集成电路设计发展已到了深亚微米工艺技术，特征尺寸不断缩小使集成度不断增加，功耗也随之增加。电路的功耗通过转化为热量而释放出来，过多的热量将导致器件的工作温度升高，继而严重降低系统的可靠性，使电路失效。而对工作温度高的芯片，只能用更昂贵的封装材料保证电路性能。所以功耗成为了设计集成电路的重要考虑因素。为了提高芯片的可靠性和降低芯片封装成本，迫切需要设计者用低功耗的技术来设计电路。因此低功耗设计成为集成电路设计的一个重要方向，贯穿于从系统设计、逻辑设计到物理设计以及工艺实现的整个集成电路设计流程。另一方面，基本运算单元的低功耗设计是低功耗设计重要的内容。比较器是数字系统的重要基本运算单元，传统的比较器消耗的功耗比较大。比较器的低功耗设计对于降低系统的功耗具有重大的意义。传统比较器大多数是并行计算的，只要有输入，所有的数据都会并行进行运算，最后得到比较结果。也就是说，输入的每一位数据都会进行运算。但是，根据概率论的知识，两个随机数进行比较，前3位就可以比较出结果的概率达到87.5％。随着位宽的增加，传统比较器有越来越多的数位进行没有必要的运算，因此消耗了很大的功耗。由此可见，现有技术存在以下的缺点与不足：

1、现有的同步比较器是并行比较器，需要对数据的每一位进行比较。对于数据位宽较大的数据比较而言，同步比较器要对所有位进行操作，使电路频繁的翻转，增加了额外的功耗。

2、同步比较器一般通过多个少数位比较器级联而成，电路单元较多，电路面积庞大。

3、一般的异步比较器是串行比较器，能由高位到低位比较数据，将比较的结果作为下一级比较的控制信号。这种比较器虽然能减少比较次数，但是最终比较结果要经过所有位的传递才能输出，对于数据位宽较大的数据比较，其有很大的延时和不低的功耗。

针对这些问题，迫切需要设计一种低功耗的比较器，从根本上减少比较运算的次数，从而降低功耗。

实用新型内容

本实用新型的首要目的在于克服现有技术存在的缺点与不足，提出一种基于静态逻辑实现的提前终止比较器，该比较器减少了不必要的运算，降低了功耗。

本实用新型的另一目的在于克服现有技术存在的缺点与不足，提出一种控制基于静态逻辑实现的提前终止比较器的控制方法，该控制方法能在头三位就得出比较结果，大大节省了比较时间。

本实用新型的首要目的通过以下技术方案实现：包括至少两个两位静态比较单元和至少一个终止判断单元，所述两位静态比较单元级联，所述两位静态比较单元的级联电路与终止判断单元连接，构成多位比较器，所述两位静态比较单元级联后，每个两位静态比较单元的小于信号输出端和大于信号输出端分别与终止判断单元的小于信号输入端和大于信号输入端连接，较高位的两位静态比较单元的相等信号输出端与次高位的两位静态比较单元的相等信号输入端连接，最低位的两位静态比较单元的相等信号输出端与终止判断单元的相等信号输入端连接，所述终止判断单元输出为所述基于静态逻辑实现的提前终止比较器的大于或等于输出信号、完成信号和小于输出信号，所述两位静态比较单元的数据输入端用于输入待比较数据信号；所述每个两位静态比较单元的使能信号输入端与终止判断单元的使能信号输入端连接。

所述两位静态比较单元包括大于比较电路、小于比较电路和相等比较电路；

所述大于比较电路包括第一PMOS管P₁、第二PMOS管P₂、第三PMOS管P₃、第四PMOS管P₄、第五PMOS管P₅、第六PMOS管P₆、第七PMOS管P₇、第八PMOS管P₈、第九PMOS管P₉、第一NMOS管N₁、第二NMOS管N₂、第三NMOS管N₃、第四NMOS管N₄、第五NMOS管N₅、第六NMOS管N₆、第七NMOS管N₇、第八NMOS管N₈、第九NMOS管N₉、第一反相器1；所述P表示PMOS管，N表示NMOS管；所述第一PMOS管P₁的源极、第三PMOS管P₃的源极、第四PMOS管P₄的源极、第六PMOS管P₆的源极、第八PMOS管P₈的源极和第九PMOS管P₉的源极均连接电源，第九NMOS管N₉的源极接地；

第一PMOS管P₁的漏极与第二PMOS管P₂的源极相接，第二PMOS管P₂的漏极与第一NMOS管N₁、第二NMOS管N₂的漏极相接；

第三PMOS管P₃、第四PMOS管P₄的漏极与第五PMOS管P₅的源极相接，第五PMOS管P₅的漏极与第五NMOS管N₅的漏极相接，第五NMOS管N₅的源极与第三NMOS管N₃、第四NMOS管N₄的漏极相接；

第六PMOS管P₆的漏极与第七PMOS管P₇的源极相接，第七PMOS管P₇的漏极与第六NMOS管N₆的漏极相接，第六NMOS管N₆的源极与第七NMOS管N₇的漏极相接；

第八PMOS管P₈、第九PMOS管P₉的漏极与第一反相器1的输入端相接。

第二PMOS管P₂的漏极与第五PMOS管P₅、第五NMOS管N₅的栅极相接，第五PMOS管P₅的漏极与第七PMOS管P₇的漏极相接，第七PMOS管P₇的漏极与第一反相器1的输入端相接；

第一NMOS管N₁、第二NMOS管N₂、第三NMOS管N₃、第四NMOS管N₄、第七NMOS管N₇的源极均与第八NMOS管N₈的漏极相接，第八NMOS管N₈的源极与第九NMOS管N₉的漏极相接；

第一PMOS管P₁和第一NMOS管N₁的栅极均连接第一数据低位非信号第二PMOS管P₂和第二NMOS管N₂的栅极均连接第二数据低位信号B₀；第三PMOS管P₃和第三NMOS管N₃的栅极均连接第一数据高位信号A₁；第四PMOS管P₄的栅极和第四NMOS管N₄的栅极均连接第二数据高位非信号第六PMOS管P₆和第六NMOS管N₆的栅极均连接第一数据高位信号A₁；第七PMOS管P₇和第七NMOS管N₇的栅极均连接第二数据高位非信号第八PMOS管P₈和第八NMOS管N₈的栅极均连接相等信号的输入端EQin；第九PMOS管P₉和第九NMOS管N₉的栅极均连接使能信号EN；第一反相器1的输出端作为大于信号GTout的输出端；

所述小于比较电路包括第十PMOS管P₁₀、第十一PMOS管P₁₁、第十二PMOS管P₁₂、第十三PMOS管P₁₃、第十四PMOS管P₁₄、第十五PMOS管P₁₅、第十六PMOS管P₁₆、第十七PMOS管P₁₇、第十八PMOS管P₁₈、第十NMOS管N₁₀、第十一NMOS管N₁₁、第十二NMOS管N₁₂、第十三NMOS管N₁₃、第十四NMOS管N₁₄、第十五NMOS管N₁₅、第十六NMOS管N₁₆、第十七NMOS管N₁₇、第十八NMOS管N₁₈和第二反相器2；所述P表示PMOS管，N表示NMOS管。所述第十PMOS管P₁₀的源极、第十二PMOS管P₁₂的源极、第十三PMOS管P₁₃的源极、第十五PMOS管P₁₅的源极、第十七PMOS管P₁₇的源极、第十八PMOS管P₁₈的源极均连接电源，第十八NMOS管N₁₈的源极接地；

第十PMOS管P₁₀的漏极与第十一PMOS管P₁₁的源极相接，第十NMOS管N₁₀的漏极和第十一NMOS管N₁₁的漏极均与第十一PMOS管P₁₁的漏极相接；

第十二PMOS管P₁₂的漏极和第十三PMOS管P₁₃的漏极均与第十四PMOS管P₁₄的源极相接，第十四PMOS管P₁₄的漏极与第十四NMOS管N₁₄的漏极相接，第十二NMOS管N₁₂的漏极和第十三NMOS管N₁₃的漏极均与第十四NMOS管N₁₄的源极相接；

第十五PMOS管P₁₅的漏极与第十六PMOS管P₁₆的源极相接，第十六PMOS管P₁₆的漏极与第十五NMOS管N₁₅的漏极相接，第十五NMOS管N₁₅的源极与第十六NMOS管N₁₆的漏极相接；

第十七NMOS管N₁₇的漏极和第十八NMOS管N₁₈的漏极均与第二反相器2的输入端相接；

第十四PMOS管P₁₄的栅极和第十四NMOS管N₁₄的栅极均与第十一PMOS管P₁₁的漏极相接，第十四PMOS管P₁₄的漏极与第十六PMOS管P₁₆的漏极相接，第十六PMOS管P₁₆的漏极与第二反相器2的输入端相接；

第十NMOS管N₁₀的源极、第十一NMOS管N₁₁的源极、第十二NMOS管N₁₂的源极、第十三NMOS管N₁₃的源极、第十六NMOS管N₁₆的源极均与第十七NMOS管N₁₇的漏极相接，第十七NMOS管N₁₇的源极与第十八NMOS管N₁₈的漏极相接；

第十PMOS管P₁₀的栅极和第十NMOS管N₁₀的栅极均连接第一数据低位信号A₀；第十一PMOS管P₁₁、第十一NMOS管N₁₁的栅极接第二数据低位非信号第十二PMOS管P₁₂的栅极和第十二NMOS管N₁₂的栅极均连接第一数据高位非信号第十三PMOS管P₁₃的栅极和第十三NMOS管N₁₃的栅极均连接第二数据高位信号B₁；第十五PMOS管P₁₅的栅极和第十五NMOS管N₁₅的栅极均连接第一数据高位非信号第十六PMOS管P₁₆的栅极和第十六NMOS管N₁₆的栅极均连接第二数据高位信号B₁；第十七PMOS管P₁₇的栅极和第十七NMOS管N₁₇的栅极均连接相等信号的输入端EQin；第十八PMOS管P₁₈的栅极和第十八NMOS管N₁₈的栅极均连接使能信号EN；第二反相器2的输出端作为小于信号LTout的输出端；

所述相等比较电路包括第十九PMOS管P₁₉、第二十PMOS管P₂₀、第二十一PMOS管P₂₁、第二十二PMOS管P₂₂、第二十三PMOS管P₂₃、第二十四PMOS管P₂₄、第二十五PMOS管P₂₅、第二十六PMOS管P₂₆、第二十七PMOS管P₂₇、第二十八PMOS管P₂₈、第十九NMOS管N₁₉、第二十NMOS管N₂₀、第二十一NMOS管N₂₁、第二十二NMOS管N₂₂、第二十三NMOS管N₂₃、第二十四NMOS管N₂₄、第二十五NMOS管N₂₅、第二十六NMOS管N₂₆、第二十七NMOS管N₂₇、第二十八NMOS管N₂₈和第三反相器3；所述第十九PMOS管P₁₉的源极、第二十一PMOS管P₂₁的源极、第二十三PMOS管P₂₃的源极、第二十五PMOS管P₂₅的源极、第二十七PMOS管P₂₇的源极、第二十八PMOS管P₂₈的源极均连接电源，第二十八NMOS管N₂₈的源极接地；

第十九PMOS管P₁₉的漏极与第二十PMOS管P₂₀的源极相接，第二十一PMOS管P₂₁的漏极与第二十二PMOS管P₂₂的源极相接，第十九PMOS管P₁₉的漏极与第二十一PMOS管P₂₁的漏极相接；第二十三PMOS管P₂₃的漏极与第二十四PMOS管P₂₄的源极相接，第二十五PMOS管P₂₅的漏极与第二十六PMOS管P₂₆的源极相接，第二十三PMOS管P₂₃的漏极与第二十五PMOS管P₂₅的漏极相接；

第二十PMOS管P₂₀的漏极、第二十二PMOS管P₂₂的漏极、第二十四PMOS管P₂₄的漏极、第二十六PMOS管P₂₆的漏极、第二十七PMOS管P₂₇的漏极和第二十八PMOS管P₂₈的漏极均与第三反相器3的输入端相接；

第二十PMOS管P₂₀的漏极与第十九NMOS管N₁₉的漏极相接，第十九NMOS管N₁₉的源极与第二十一NMOS管N₂₁的漏极相接，第二十一NMOS管N₂₁的源极与第二十三NMOS管N₂₃的漏极相接，第二十三NMOS管N₂₃的源极与第二十五NMOS管N₂₅的漏极相接；第二十六PMOS管P₂₆的漏极与第二十NMOS管N₂₀的漏极相接，第二十NMOS管N₂₀的源极与第二十二NMOS管N₂₂的漏极相接，第二十二NMOS管N₂₂的源极与第二十四NMOS管N₂₄的漏极相接，第二十四NMOS管N₂₄的源极与第二十六NMOS管N₂₆的漏极相接；第二十一NMOS管N₂₁的漏极与第二十二NMOS管N₂₂的漏极相接，第二十五NMOS管N₂₅的源极和第二十六NMOS管N₂₆的源极均与第二十七NMOS管N₂₇的漏极相接，第二十七NMOS管N₂₇的源极与第二十八NMOS管N₂₈的漏极相接；

第十九PMOS管P₁₉的栅极和第十九NMOS管N₁₉的栅极均连接第一数据低位信号A₀；第二十PMOS管P₂₀的栅极和第二十NMOS管N₂₀的栅极均连接第一数据低位非信号第二十一PMOS管P₂₁的栅极和第二十一NMOS管N₂₁的栅极均连接第二数据低位信号B₀；第二十二PMOS管P₂₂的栅极和第二十二NMOS管N₂₂的栅极均连接第二数据低位非信号第二十三PMOS管P₂₃的栅极和第二十三NMOS管N₂₃的栅极均连接第一数据高位信号A₁；第二十四PMOS管P₂₄的栅极和第二十四NMOS管N₂₄的栅极均连接第一数据高位非信号第二十五PMOS管P₂₅的栅极和第二十五NMOS管N₂₅的栅极均连接第二数据高位信号B₁；第二十六PMOS管P₂₆的栅极和第二十六NMOS管N₂₆的栅极均连接第二数据高位非信号第二十七PMOS管P₂₇的栅极和第二十七NMOS管N₂₇的栅极均连接相等信号的输入端EQin；第二十八PMOS管P₂₈的栅极和第二十八NMOS管N₂₈的栅极均连接使能信号EN；第三反相器3的输出端作为相等信号EQout的输出端。

所述终止判断单元包括大于或等于信号判断电路、小于信号判断电路和逻辑或门OR1；

大于或等于信号判断电路包括等于信号PMOS管P_EQ、第0大于信号PMOS管P_GT0、第1大于信号PMOS管P_GT1、第N-1大于信号PMOS管P_GTn-1、第一使能信号PMOS管P_EN1、等于信号NMOS管N_EQ、第0大于信号NMOS管N_GT0、第1大于信号NMOS管N_GT1、第N-1大于信号NMOS管N_GTn-1、第一使能信号NMOS管N_EN1和第四反相器4；

所述等于信号PMOS管P_EQ、第0大于信号PMOS管P_GT0、第1大于信号PMOS管P_GT1和第N-1大于信号PMOS管P_GTn-1串联；

所述第N-1大于信号PMOS管P_GTn-1的源极和第一使能信号PMOS管P_EN1的源极连接，等于信号PMOS管P_EQ的漏极和第一使能信号PMOS管P_EN1的漏极连接，第一使能信号PMOS管P_EN1的源极接电源；

所述等于信号NMOS管N_EQ、第0大于信号NMOS管N_GT0、第1大于信号NMOS管N_GT1和第N-1大于信号NMOS管N_GTn-1并联；

所述等于信号NMOS管N_EQ的源极、第0大于信号NMOS管N_GT0的源极、第1大于信号NMOS管N_GT1的源极、第N-1大于信号NMOS管N_GTn-1的源极均与第一使能信号NMOS管N_EN1的漏极连接，第一使能信号NMOS管N_EN1的源极接地；

所述等于信号NMOS管N_EQ的漏极与第四反相器4的输入端连接；

所述等于信号PMOS管P_EQ的栅极和等于信号NMOS管N_EQ的栅极均连接相等输入信号EQ；第0大于信号PMOS管P_GT0的栅极和第0大于信号NMOS管N_GT0的栅极均连接第0大于信号GT[0]；第1大于信号PMOS管P_GT1的栅极和第1大于信号NMOS管N_GT1的栅极均连接第1大于信号GT[1]；第N-1大于信号PMOS管P_GTn-1的栅极和第N-1大于信号NMOS管N_GTn-1的栅极均连接第N-1大于信号GT[N-1]；第一使能信号PMOS管P_EN1的栅极和第一使能信号NMOS管N_EN1的栅极均连接使能信号EN；第四反相器4的输出为大于或等于信号GT or EQ；

所述小于信号判断电路包括第0小于信号PMOS管P_LT0、第1小于信号PMOS管P_LT1、第N-1小于信号PMOS管P_LTn-1、第二使能信号PMOS管P_EN2、第0小于信号NMOS管N_LT0、第1小于信号NMOS管N_LT1、第N-1小于信号NMOS管N_LTn-1、第二使能信号NMOS管N_EN2和第五反相器5；

所述第0小于信号PMOS管P_LT0、第1小于信号PMOS管P_LT1和第N-1小于信号PMOS管P_LTn-1串联。

所述第N-1小于信号PMOS管P_LTn-1的源极和第二使能信号PMOS管P_EN2的源极连接，第0小于信号PMOS管P_LT0的漏极和第二使能信号PMOS管P_EN2的漏极连接，第二使能信号PMOS管P_EN2的源极接电源；

所述第0小于信号NMOS管N_LT0、第1小于信号NMOS管N_LT1和第N-1小于信号NMOS管N_LTn-1并联。

所述第0小于信号NMOS管N_LT0的源极、第1小于信号NMOS管N_LT1的源极、第N-1小于信号NMOS管N_LTn-1的源极和第二使能信号NMOS管N_EN2的源极均与第二使能信号NMOS管N_EN2的漏极连接，第二使能信号NMOS管N_EN2的源极接地；

所述第0小于信号NMOS管N_LT0的漏极与第五反相器5的输入端连接；

所述第0小于信号PMOS管P_LT0的栅极和第0小于信号NMOS管N_LT0的栅极均连接第0小于信号LT[0]；第1小于信号PMOS管P_LT1的栅极和第1小于信号NMOS管N_LT1的栅极均连接第1小于信号LT[1]；第N-1小于信号PMOS管P_LTn-1的栅极和第N-1小于信号NMOS管N_LTn-1的栅极均连接第N-1小于信号LT[N-1]；第二使能信号PMOS管P_EN2的栅极和第二使能信号NMOS管N_EN2的栅极均连接使能信号EN；第五反相器5的输出为小于信号LT；

所述第四反相器4的输出端大于或等于信号GT or EQ、第五反相器5的输出端小于信号LT与逻辑或门OR1的输入端连接，逻辑或门OR1的输出端为完成信号DONE。

本实用新型的另一目的通过以下技术方案实现：一种基于静态逻辑实现的提前终止比较器的控制方法，包括以下步骤：

步骤1：将要比较的两个相同位宽的数据分别输入第一输入信号Data1和第二输入信号Data2；

步骤2：将输入端的使能信号En连接逻辑1电平，启动比较器工作；

步骤3：等待输出端的完成信号DONE，若为逻辑1，则观察大于或等于输出信号GT or EQ、小于输出信号LT；若大于或等于输出信号GT or EQ为逻辑1，则比较结果为第一输入信号大于或等于第二输入信号；若小于输出信号LT为逻辑1，则比较结果为第一输入信号小于第二输入信号；

步骤4：完成比较后，将输入端的使能信号En连接逻辑0电平，使比较器复位，以便进行下一次工作。

本实用新型相对于现有技术具有如下的优点及效果：

1、本实用新型基于概率论的理论知识和实验结果，设计出能提前终止比较的比较器，对于绝大部分数据，能在头三位就得出比较结果，大大节省了比较时间。

2、本实用新型设计的比较单元和终止判断单元，可以在数据不相同的第一位就判断出数据大小，并终止后续的判断，减少了不必要的运算，进而降低功耗。

3、本实用新型选择两位静态比较单元作为基本比较单元，因其电路简单，所用晶体管少，所以具有较小的功耗以及适当的面积。而且两个基本比较单元就能完成绝大部分数据的比较，所以这个静态比较单元平衡了电路性能、面积及功耗。

4、本实用新型的比较单元使用了CMOS静态逻辑设计，电路具有对称性，静态功耗极低，几乎为0，因而总功耗进一步降低，非常适合用于大规模集成电路中。

附图说明

图1是一种基于静态逻辑实现的提前终止比较器的示意图。

图2是一种基于静态逻辑实现的提前终止比较器的结构图。

图3(a)是大于比较电路的结构图。

图3(b)是小于比较电路的结构图。

图3(c)是相等比较电路的结构图。

图4是图2中终止判断单元的结构图。

图5是基于静态逻辑实现的提前终止比较器的功能实现流程图。

具体实施方式

下面结合实施例及附图，对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。

实施例

如图1所示，为一种基于静态逻辑实现的提前终止比较器的示意图，输入信号为使能信号En、第一输入信号Data1、第二输入信号Data2。其中使能信号En是控制电路工作的信号，第一输入信号Data1和第二输入信号Data2是需要进行比较运算的数据信号。所述输出信号是完成信号DONE、大于或等于输出信号GT or EQ和小于输出信号LT。其中完成信号DONE表示比较运算已经完成，比较器不再工作。大于或等于输出信号GT or EQ表示第一输入信号大于或等于第二输入信号。小于输出信号LT表示第一输入信号小于第二输入信号。

如图2所示，为一种基于静态逻辑实现的提前终止比较器的结构图，该比较器包括至少一个两位静态比较单元及一个终止判断单元。两个以上的两位静态比较单元级联后与终止判断单元构成多位比较器，所述两位静态比较单元级联后，每个两位静态比较单元的小于信号输出端、大于信号输出端与终止判断单元的小于信号输入端、大于信号输入端连接，较高位的两位静态比较单元的相等信号输出端与次高位的两位静态比较单元的相等信号输入端连接，最低位的两位静态比较单元的相等信号输出端与终止判断单元的相等信号输入端连接，所述终止判断单元输出为所述基于静态逻辑实现的提前终止比较器的大于或等于输出信号、完成信号、小于输出信号；待比较数据信号输入到每个两位静态比较单元的数据输入端；所述每个两位静态比较单元的使能信号输入端与终止判断单元的使能信号输入端连接。

图2中的两位静态比较单元包括大于比较电路、小于比较电路和相等比较电路三个子电路。

如图3(a)所示，为大于比较电路。所述大于比较电路包括第一PMOS管P₁、第二PMOS管P₂、第三PMOS管P₃、第四PMOS管P₄、第五PMOS管P₅、第六PMOS管P₆、第七PMOS管P₇、第八PMOS管P₈、第九PMOS管P₉、第一NMOS管N₁、第二NMOS管N₂、第三NMOS管N₃、第四NMOS管N₄、第五NMOS管N₅、第六NMOS管N₆、第七NMOS管N₇、第八NMOS管N₈、第九NMOS管N₉、第一反相器1。所述P表示PMOS管，N表示NMOS管。其中第一PMOS管P₁、第三PMOS管P₃、第四PMOS管P₄、第六PMOS管P₆、第八PMOS管P₈、第九PMOS管P₉的源极接电源，第九NMOS管N₉的源极接地。

第一PMOS管P₁的漏极与第二PMOS管P₂的源极相接，第二PMOS管P₂的漏极与第一NMOS管N₁、第二NMOS管N₂的漏极相接。

第三PMOS管P₃、第四PMOS管P₄的漏极与第五PMOS管P₅的源极相接，第五PMOS管P₅的漏极与第五NMOS管N₅的漏极相接，第五NMOS管N₅的源极与第三NMOS管N₃、第四NMOS管N₄的漏极相接。

第六PMOS管P₆的漏极与第七PMOS管P₇的源极相接，第七PMOS管P₇的漏极与第六NMOS管N₆的漏极相接，第六NMOS管N₆的源极与第七NMOS管N₇的漏极相接。

第八PMOS管P₈、第九PMOS管P₉的漏极与第一反相器1的输入端相接。

第二PMOS管P₂的漏极与第五PMOS管P₅、第五NMOS管N₅的栅极相接，第五PMOS管P₅的漏极与第七PMOS管P₇的漏极相接，第七PMOS管P₇的漏极与第一反相器1的输入端相接。

第一NMOS管N₁、第二NMOS管N₂、第三NMOS管N₃、第四NMOS管N₄、第七NMOS管N₇的源极与第八NMOS管N₈的漏极相接，第八NMOS管N₈的源极与第九NMOS管N₉的漏极相接。

第一PMOS管P₁、第一NMOS管N₁的栅极接第一数据低位非信号第二PMOS管P₂、第二NMOS管N₂的栅极接第二数据低位信号B₀；第三PMOS管P₃、第三NMOS管N₃的栅极接第一数据高位信号A₁；第四PMOS管P₄、第四NMOS管N₄的栅极第二数据高位非信号接第二数据高位非信号第六PMOS管P₆、第六NMOS管N₆的栅极接第一数据高位信号A₁；第七PMOS管P₇、第七NMOS管N₇的栅极接第二数据高位非信号第八PMOS管P₈、第八NMOS管N₈的栅极接相等信号的输入端EQin；第九PMOS管P₉、第九NMOS管N₉的栅极接使能信号EN；第一反相器1的输出端作为大于信号GTout的输出端。

如图3(b)所示，为小于比较电路。所述小于比较电路包括第十PMOS管P₁₀、第十一PMOS管P₁₁、第十二PMOS管P₁₂、第十三PMOS管P₁₃、第十四PMOS管P₁₄、第十五PMOS管P₁₅、第十六PMOS管P₁₆、第十七PMOS管P₁₇、第十八PMOS管P₁₈、第十NMOS管N₁₀、第十一NMOS管N₁₁、第十二NMOS管N₁₂、第十三NMOS管N₁₃、第十四NMOS管N₁₄、第十五NMOS管N₁₅、第十六NMOS管N₁₆、第十七NMOS管N₁₇、第十八NMOS管N₁₈、第二反相器2。所述P表示PMOS管，N表示NMOS管。其中第十PMOS管P₁₀、第十二PMOS管P₁₂、第十三PMOS管P₁₃、第十五PMOS管P₁₅、第十七PMOS管P₁₇、第十八PMOS管P₁₈的源极接电源，第十八NMOS管N₁₈的源极接地。

第十PMOS管P₁₀的漏极与第十一PMOS管P₁₁的源极相接，第十一PMOS管P₁₁的漏极与第十NMOS管N₁₀、第十一NMOS管N₁₁的漏极相接。

第十二PMOS管P₁₂、第十三PMOS管P₁₃的漏极与第十四PMOS管P₁₄的源极相接，第十四PMOS管P₁₄的漏极与第十四NMOS管N₁₄的漏极相接，第十四NMOS管N₁₄的源极与第十二NMOS管N₁₂、第十三NMOS管N₁₃的漏极相接。

第十五PMOS管P₁₅的漏极与第十六PMOS管P₁₆的源极相接，第十六PMOS管P₁₆的漏极与第十五NMOS管N₁₅的漏极相接，第十五NMOS管N₁₅的源极与第十六NMOS管N₁₆的漏极相接。

第十七NMOS管N₁₇、第十八NMOS管N₁₈的漏极与第二反相器2的输入端相接。

第十一PMOS管P₁₁的漏极与第十四PMOS管P₁₄、第十四NMOS管N₁₄的栅极相接，第十四PMOS管P₁₄的漏极与第十六PMOS管P₁₆的漏极相接，第十六PMOS管P₁₆的漏极与第二反相器2的输入端相接。

第十NMOS管N₁₀、第十一NMOS管N₁₁、第十二NMOS管N₁₂、第十三NMOS管N₁₃、第十六NMOS管N₁₆的源极与第十七NMOS管N₁₇的漏极相接，第十七NMOS管N₁₇的源极与第十八NMOS管N₁₈的漏极相接。

第十PMOS管P₁₀、第十NMOS管N₁₀的栅极接第一数据低位信号A₀；第十一PMOS管P₁₁、第十一NMOS管N₁₁的栅极接第二数据高位非信号第十二PMOS管P₁₂、第十二NMOS管N₁₂的栅极接第一数据高位非信号第十三PMOS管P₁₃、第十三NMOS管N₁₃的栅极接第二数据高位信号B₁；第十五PMOS管P₁₅、第十五NMOS管N₁₅的栅极接第一数据高位非信号第十六PMOS管P₁₆、第十六NMOS管N₁₆的栅极接第二数据高位信号B₁；第十七PMOS管P₁₇、第十七NMOS管N₁₇的栅极接相等信号的输入端EQin；第十八PMOS管P₁₈、第十八NMOS管N₁₈的栅极接使能信号EN；第二反相器2的输出端作为小于信号LTout的输出端。

如图3(c)所示，为相等比较电路。所述相等比较电路包括第十九PMOS管P₁₉、第二十PMOS管P₂₀、第二十一PMOS管P₂₁、第二十二PMOS管P₂₂、第二十三PMOS管P₂₃、第二十四PMOS管P₂₄、第二十五PMOS管P₂₅、第二十六PMOS管P₂₆、第二十七PMOS管P₂₇、第二十八PMOS管P₂₈、第十九NMOS管N₁₉、第二十NMOS管N₂₀、第二十一NMOS管N₂₁、第二十二NMOS管N₂₂、第二十三NMOS管N₂₃、第二十四NMOS管N₂₄、第二十五NMOS管N₂₅、第二十六NMOS管N₂₆、第二十七NMOS管N₂₇、第二十八NMOS管N₂₈、第三反相器3。所述P表示PMOS管，N表示NMOS管。其中第十九PMOS管P₁₉、第二十一PMOS管P₂₁、第二十三PMOS管P₂₃、第二十五PMOS管P₂₅、第二十七PMOS管P₂₇、第二十八PMOS管P₂₈的源极接电源，第二十八NMOS管N₂₈的源极接地。

第十九PMOS管P₁₉的漏极与第二十PMOS管P₂₀的源极相接，第二十一PMOS管P₂₁的漏极与第二十二PMOS管P₂₂的源极相接，第十九PMOS管P₁₉的漏极与第二十一PMOS管P₂₁的漏极相接；第二十三PMOS管P₂₃的漏极与第二十四PMOS管P₂₄的源极相接，第二十五PMOS管P₂₅的漏极与第二十六PMOS管P₂₆的源极相接，第二十三PMOS管P₂₃的漏极与第二十五PMOS管P₂₅的漏极相接。

第二十PMOS管P₂₀、第二十二PMOS管P₂₂、第二十四PMOS管P₂₄、第二十六PMOS管P₂₆、第二十七PMOS管P₂₇、第二十八PMOS管P₂₈的漏极与第三反相器3的输入端相接。

第二十PMOS管P₂₀的漏极与第十九NMOS管N₁₉的漏极相接，第十九NMOS管N₁₉的源极与第二十一NMOS管N₂₁的漏极相接，第二十一NMOS管N₂₁的源极与第二十三NMOS管N₂₃的漏极相接，第二十三NMOS管N₂₃的源极与第二十五NMOS管N₂₅的漏极相接；第二十六PMOS管P₂₆的漏极与第二十NMOS管N₂₀的漏极相接，第二十NMOS管N₂₀的源极与第二十二NMOS管N₂₂的漏极相接，第二十二NMOS管N₂₂的源极与第二十四NMOS管N₂₄的漏极相接，第二十四NMOS管N₂₄的源极与第二十六NMOS管N₂₆的漏极相接；第二十一NMOS管N₂₁的漏极与第二十二NMOS管N₂₂的漏极相接，第二十五NMOS管N₂₅、第二十六NMOS管N₂₆的源极与第二十七NMOS管N₂₇的漏极相接，第二十七NMOS管N₂₇的源极与第二十八NMOS管N₂₈的漏极相接。

第十九PMOS管P₁₉、第十九NMOS管N₁₉的栅极接第一数据低位信号A₀；第二十PMOS管P₂₀、第二十NMOS管N₂₀的栅极接第一数据低位非信号第二十一PMOS管P₂₁、第二十一NMOS管N₂₁的栅极接第二数据低位信号B₀；第二十二PMOS管P₂₂、第二十二NMOS管N₂₂的栅极接第二数据低位非信号第二十三PMOS管P₂₃、第二十三NMOS管N₂₃的栅极接第一数据高位信号A₁；第二十四PMOS管P₂₄、第二十四NMOS管N₂₄的栅极接第一数据高位非信号第二十五PMOS管P₂₅、第二十五NMOS管N₂₅的栅极接第二数据高位信号B₁；第二十六PMOS管P₂₆、第二十六NMOS管N₂₆的栅极接第二数据高位非信号第二十七PMOS管P₂₇、第二十七NMOS管N₂₇的栅极接相等信号的输入端EQin；第二十八PMOS管P₂₈、第二十八NMOS管N₂₈的栅极接使能信号EN；第三反相器3的输出端作为相等信号EQout的输出端。

如图4所示，为终止判断单元的结构图。所述终止判断单元包括大于或等于信号判断电路、小于信号判断电路及一个逻辑或门OR1。

大于或等于信号判断电路包括等于信号PMOS管P_EQ、第0大于信号PMOS管P_GT0、第1大于信号PMOS管P_GT1、第一使能信号PMOS管P_EN1、等于信号NMOS管N_EQ、第0大于信号NMOS管N_GT0、第1大于信号NMOS管N_GT1、第一使能信号NMOS管N_EN1和第四反相器4。

其中，等于信号PMOS管P_EQ、第0大于信号PMOS管P_GT0、第1大于信号PMOS管P_GT1串联。

第1大于信号PMOS管P_GT1的源极和第一使能信号PMOS管P_EN1的源极连接，等于信号PMOS管P_EQ的漏极和第一使能信号PMOS管P_EN1的漏极连接，第一使能信号PMOS管P_EN1的源极接电源。

等于信号NMOS管NE_Q、第0大于信号NMOS管NGT0、第1大于信号NMOS管N_GT1并联。

等于信号NMOS管N_EQ、第0大于信号NMOS管N_GT0、第1大于信号NMOS管N_GT1的源极与第一使能信号NMOS管N_EN1的漏极连接，第一使能信号NMOS管N_EN1的源极接地。

等于信号NMOS管N_EQ的漏极与第四反相器4的输入端连接。

等于信号PMOS管P_EQ和等于信号NMOS管N_EQ的栅极接相等输入信号EQ；第0大于信号PMOS管P_GT0、第0大于信号NMOS管N_GT0的栅极接第0大于信号GT[0]；第1大于信号PMOS管P_GT1、第1大于信号NMOS管N_GT1的栅极接第1大于信号GT[1]；第一使能信号PMOS管P_EN1、第一使能信号NMOS管N_EN1的栅极接使能信号EN；第四反相器4的输出为大于或等于信号GT orEQ。

小于信号判断电路包括第0小于信号PMOS管P_LT0、第1小于信号PMOS管P_LT1、第二使能信号PMOS管P_EN2、第0小于信号NMOS管N_LT0、第1小于信号NMOS管N_LT1、第二使能信号NMOS管N_EN2和第五反相器5。

其中，第0小于信号PMOS管P_LT0、第1小于信号PMOS管P_LT1串联。

第1小于信号PMOS管P_LT1的源极和第二使能信号PMOS管P_EN2的源极连接，第0小于信号PMOS管P_LT0的漏极和第二使能信号PMOS管P_EN2的漏极连接，第二使能信号PMOS管P_EN2的源极接电源。

第0小于信号NMOS管N_LT0、第1小于信号NMOS管N_LT1并联。

第0小于信号NMOS管N_LT0、第1小于信号NMOS管N_LT1、第二使能信号NMOS管N_EN2的源极与第二使能信号NMOS管N_EN2的漏极连接，第二使能信号NMOS管N_EN2的源极接地。

第0小于信号NMOS管N_LT0的漏极与第五反相器5的输入端连接。

第0小于信号PMOS管P_LT0、第0小于信号NMOS管N_LT0的栅极接第0小于信号LT[0]；第1小于信号PMOS管P_LT1、第1小于信号NMOS管N_LT1的栅极接第1小于信号LT[1]；第二使能信号PMOS管P_EN2、第二使能信号NMOS管N_EN2的栅极接使能信号EN；第五反相器5的输出为小于信号LT。

第四反相器4的输出端大于或等于信号GT or EQ、第五反相器5的输出端小于信号LT与逻辑或门OR1的输入端连接，逻辑或门OR1的输出端为完成信号DONE。

结合图3，两位静态比较单元的功能实现如下：A₁A₀与B₁B₀为要比较的两个数据的相同两位，输入到两位静态比较单元的数据输入端。当使能信号EN或者相等输入信号EQin有一个为低电平，该电路不运算；当使能信号EN或者相等输入信号EQin均为高电平时，电路进行工作。若A₁A₀大于B₁B₀，则大于信号GTout输出为高电平，相等输信号EQout和小于信号LT_out输出均为低电平；若A₁A₀小于B₁B₀，则小于信号LTout输出为高电平，大于信号GTout输出和相等信号EQout输出均为低电平；若A₁A₀等于B₁B₀，则相等信号EQout输出为高电平，大于GTout信号输出和小于信号LTout输出均为低电平。

基于静态逻辑实现的提前终止比较器的功能实现流程如图5所示，以4位数据比较为例，详细实现流程如下：

1、空闲状态；

在没有任何输入的情况下，基于静态逻辑实现的提前终止比较器不工作，处于空闲状态。

2、输入数据；

将要进行比较的两个四位数据分别输入到第一信号输入端Data1和第二信号输入端Data2。

3、发出使能信号；

输入使能信号En为1，控制整个电路开始工作。

4、两位静态比较单元工作；

高位的两位静态比较单元先工作，对要比较的数据的最高两位进行比较，得出运算结果。

如果此单元的相等输出信号为0，表示数据的高两位不相等，这时此单元的大于输出信号和小于输出信号的值传递到终止判断单元。

如果此单元的相等输出信号为1，表示数据的高两位相等，这时此单元的等于输出信号的值传递到低位的两位静态比较单元。

低位的两位静态比较单元收到高位的两位静态比较单元传来的等于输出信号为1后，就开始工作，将此单元的大于输出信号、小于输出信号和等于输出信号的值传递给终止判断单元。

5、终止判断单元判断；

终止判断单元在使能信号En为1时，就开始工作。当接收到两位静态比较单元的输出信号就进行判断。

当接收到任何一个两位静态比较单元的大于输出信号为1时，终止判断单元的大于或等于输出信号GT or EQ为1，小于输出信号LT为0，表示Data1大于或等于Data2。

当接收到任何一个两位静态比较单元的小于输出信号为1时，终止判断单元的小于输出信号LT为1，大于或等于输出信号GT or EQ为0，表示Data1小于Data2。

当接收到最低位的两位静态比较单元的等于输出信号为1时，终止判断单元的大于或等于输出信号GT or EQ为1，小于输出信号LT为0，表示Data1大于或等于Data2。

6、完成比较；

当终止比较单元的大于或等于信号GT or EQ和小于信号LT有至少一个为1时，完成信号DONE就输出为1，表示当前数据的比较完成，电路不再工作。

上述实施例为本实用新型较佳的实施方式，但本实用新型的实施方式并不受所述实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。

Claims (1)

1.一种基于静态逻辑实现的提前终止比较器，其特征在于，包括至少两个两位静态比较单元和至少一个终止判断单元，所述两位静态比较单元级联，所述两位静态比较单元的级联电路与终止判断单元连接，所述两位静态比较单元的小于信号输出端和大于信号输出端分别与终止判断单元的小于信号输入端和大于信号输入端连接，较高位的两位静态比较单元的相等信号输出端与次高位的两位静态比较单元的相等信号输入端连接，最低位的两位静态比较单元的相等信号输出端与终止判断单元的相等信号输入端连接，所述两位静态比较单元的使能信号输入端与终止判断单元的使能信号输入端连接； 

所述两位静态比较单元包括大于比较电路、小于比较电路和相等比较电路； 

所述大于比较电路包括第一PMOS管(P₁)、第二PMOS管(P₂)、第三PMOS管(P₃)、第四PMOS管(P₄)、第五PMOS管(P₅)、第六PMOS管(P₆)、第七PMOS管(P₇)、第八PMOS管(P₈)、第九PMOS管(P₉)、第一NMOS管(N₁)、第二NMOS管(N₂)、第三NMOS管(N₃)、第四NMOS管(N₄)、第五NMOS管(N₅)、第六NMOS管(N₆)、第七NMOS管(N₇)、第八NMOS管(N₈)、第九NMOS管(N₉)、第一反相器(1)；所述第一PMOS管(P₁)的源极、第三PMOS管(P₃)的源极、第四PMOS管(P₄)的源极、第六PMOS管(P₆)的源极、第八PMOS管(P₈)的源极和第九PMOS管(P₉)的源极均连接电源，第九NMOS管(N₉)的源极接地； 

第一PMOS管(P₁)的漏极与第二PMOS管(P₂)的源极相接，第二PMOS管(P₂)的漏极与第一NMOS管(N₁)、第二NMOS管(N₂)的漏极相接； 

第三PMOS管(P₃)、第四PMOS管(P₄)的漏极与第五PMOS管(P₅)的源极相接，第五PMOS管(P₅)的漏极与第五NMOS管(N₅)的漏极相接，第五NMOS管(N₅)的源极与第三NMOS管(N₃)、第四NMOS管(N₄)的漏极相接； 

第六PMOS管(P₆)的漏极与第七PMOS管(P₇)的源极相接，第七PMOS管(P₇)的漏极与第六NMOS管(N₆)的漏极相接，第六NMOS管(N₆)的源极与第七NMOS管(N₇)的漏极相接； 

第八PMOS管(P₈)、第九PMOS管(P₉)的漏极与第一反相器(1)的输入端相接； 

第二PMOS管(P₂)的漏极与第五PMOS管(P₅)、第五NMOS管(N₅)的栅极相接，第五PMOS管(P₅)的漏极与第七PMOS管(P₇)的漏极相接，第七PMOS管(P₇)的漏极与第一反相器(1)的输入端相接； 

第一NMOS管(N₁)、第二NMOS管(N₂)、第三NMOS管(N₃)、第四NMOS管(N₄)、第七NMOS管(N₇)的源极均与第八NMOS管(N₈)的漏极相接，第八NMOS管(N₈)的源极与第九NMOS管(N₉)的漏极相接； 

第一PMOS管(P₁)和第一NMOS管(N₁)的栅极均连接第一数据低位非信号第二PMOS管(P₂)和第二NMOS管(N₂)的栅极均连接第二数据低位信号(B₀)；第三PMOS管(P₃)和第三NMOS管(N₃)的栅极均连接第一数据高位信号(A₁)；第四PMOS管(P₄)的栅极和第四NMOS管(N₄)的栅极均连接第二数据高位非信号第六PMOS管(P₆)和第六NMOS管(N₆)的栅极均连接第一数据高位信号(A₁)；第七PMOS管(P₇)和第七NMOS管(N₇)的栅极均连接第二数据高位非信号第八PMOS管(P₈)和第八NMOS管(N₈)的栅极均连接相等信号的输入端(EQin)；第九PMOS管(P₉)和第九NMOS管(N₉)的栅极均连接使能信号(EN)； 

所述小于比较电路包括第十PMOS管(P₁₀)、第十一PMOS管(P₁₁)、第十二PMOS管(P₁₂)、第十三PMOS管(P₁₃)、第十四PMOS管(P₁₄)、第十五PMOS管(P₁₅)、第十六PMOS管(P₁₆)、第十七PMOS管(P₁₇)、第十八PMOS管(P₁₈)、第十NMOS管(N₁₀)、第十一NMOS管(N₁₁)、第十二NMOS管(N₁₂)、第十三NMOS管(N₁₃)、第十四NMOS管(N₁₄)、第十五NMOS管(N₁₅)、第十六NMOS管(N₁₆)、第十七NMOS管(N₁₇)、第十八NMOS管(N₁₈)和第二反相器(2)；所述第十PMOS管(P₁₀)的源极、第十二PMOS管(P₁₂)的源极、第十三PMOS管(P₁₃)的源极、第十五PMOS管(P₁₅)的源极、第十七PMOS管(P₁₇)的源极、第十八PMOS管(P₁₈)的源极均连接电源，第十八NMOS管(N₁₈)的源极接地； 

第十PMOS管(P₁₀)的漏极与第十一PMOS管(P₁₁)的源极相接，第十NMOS管(N₁₀)的漏极和第十一NMOS管(N₁₁)的漏极均与第十一PMOS管(P₁₁)的漏极相接； 

第十二PMOS管(P₁₂)的漏极和第十三PMOS管(P₁₃)的漏极均与第十四PMOS管(P₁₄)的源极相接，第十四PMOS管(P₁₄)的漏极与第十四NMOS管(N₁₄)的漏极相接，第十二NMOS管(N₁₂)的漏极和第十三NMOS管(N₁₃) 的漏极均与第十四NMOS管(N₁₄)的源极相接； 

第十五PMOS管(P₁₅)的漏极与第十六PMOS管(P₁₆)的源极相接，第十六PMOS管(P₁₆)的漏极与第十五NMOS管(N₁₅)的漏极相接，第十五NMOS管(N₁₅)的源极与第十六NMOS管(N₁₆)的漏极相接； 

第十七NMOS管(N₁₇)的漏极和第十八NMOS管(N₁₈)的漏极均与第二反相器(2)的输入端相接； 

第十四PMOS管(P₁₄)的栅极和第十四NMOS管(N₁₄)的栅极均与第十一PMOS管(P₁₁)的漏极相接，第十四PMOS管(P₁₄)的漏极与第十六PMOS管(P₁₆)的漏极相接，第十六PMOS管(P₁₆)的漏极与第二反相器(2)的输入端相接； 

第十NMOS管(N₁₀)的源极、第十一NMOS管(N₁₁)的源极、第十二NMOS管(N₁₂)的源极、第十三NMOS管(N₁₃)的源极、第十六NMOS管(N₁₆)的源极均与第十七NMOS管(N₁₇)的漏极相接，第十七NMOS管(N₁₇)的源极与第十八NMOS管(N₁₈)的漏极相接； 

第十PMOS管(P₁₀)的栅极和第十NMOS管(N₁₀)的栅极均连接第一数据低位信号(A₀)；第十一PMOS管(P₁₁)、第十一NMOS管(N₁₁)的栅极接第二数据低位非信号第十二PMOS管(P₁₂)的栅极和第十二NMOS管(N₁₂)的栅极均连接第一数据高位非信号第十三PMOS管(P₁₃)的栅极和第十三NMOS管(N₁₃)的栅极均连接第二数据高位信号(B₁)；第十五PMOS管(P₁₅)的栅极和第十五NMOS管(N₁₅)的栅极均连接第一数据高位非信号 第十六PMOS管(P₁₆)的栅极和第十六NMOS管(N₁₆)的栅极均连接第二数据高位信号(B₁)；第十七PMOS管(P₁₇)的栅极和第十七NMOS管(N₁₇)的栅极均连接相等信号的输入端(EQin)；第十八PMOS管(P₁₈)的栅极和第十八NMOS管(N₁₈)的栅极均连接使能信号(EN)； 

所述相等比较电路包括第十九PMOS管(P₁₉)、第二十PMOS管(P₂₀)、第二十一PMOS管(P₂₁)、第二十二PMOS管(P₂₂)、第二十三PMOS管(P₂₃)、第二十四PMOS管(P₂₄)、第二十五PMOS管(P₂₅)、第二十六PMOS管(P₂₆)、第二十七PMOS管(P₂₇)、第二十八PMOS管(P₂₈)、第十九NMOS管(N₁₉)、第二十NMOS管(N₂₀)、第二十一NMOS管(N₂₁)、第二十二NMOS管(N₂₂)、第二十三NMOS管(N₂₃)、第二十四NMOS管(N₂₄)、第二十五NMOS管(N₂₅)、第二十六NMOS管(N₂₆)、第二十七NMOS管(N₂₇)、第二十八NMOS管(N₂₈) 和第三反相器(3)；所述第十九PMOS管(P₁₉)的源极、第二十一PMOS管(P₂₁)的源极、第二十三PMOS管(P₂₃)的源极、第二十五PMOS管(P₂₅)的源极、第二十七PMOS管(P₂₇)的源极、第二十八PMOS管(P₂₈)的源极均连接电源，第二十八NMOS管(N₂₈)的源极接地； 

第十九PMOS管(P₁₉)的漏极与第二十PMOS管(P₂₀)的源极相接，第二十一PMOS管(P₂₁)的漏极与第二十二PMOS管(P₂₂)的源极相接，第十九PMOS管(P₁₉)的漏极与第二十一PMOS管(P₂₁)的漏极相接；第二十三PMOS管(P₂₃)的漏极与第二十四PMOS管(P₂₄)的源极相接，第二十五PMOS管(P₂₅)的漏极与第二十六PMOS管(P₂₆)的源极相接，第二十三PMOS管(P₂₃)的漏极与第二十五PMOS管(P₂₅)的漏极相接； 

第二十PMOS管(P₂₀)的漏极、第二十二PMOS管(P₂₂)的漏极、第二十四PMOS管(P₂₄)的漏极、第二十六PMOS管(P₂₆)的漏极、第二十七PMOS管(P₂₇)的漏极和第二十八PMOS管(P₂₈)的漏极均与第三反相器(3)的输入端相接； 

第二十PMOS管(P₂₀)的漏极与第十九NMOS管(N₁₉)的漏极相接，第十九NMOS管(N₁₉)的源极与第二十一NMOS管(N₂₁)的漏极相接，第二十一NMOS管(N₂₁)的源极与第二十三NMOS管(N₂₃)的漏极相接，第二十三NMOS管(N₂₃)的源极与第二十五NMOS管(N₂₅)的漏极相接；第二十六PMOS管(P₂₆)的漏极与第二十NMOS管(N₂₀)的漏极相接，第二十NMOS管(N₂₀)的源极与第二十二NMOS管(N₂₂)的漏极相接，第二十二NMOS管(N₂₂)的源极与第二十四NMOS管(N₂₄)的漏极相接，第二十四NMOS管(N₂₄)的源极与第二十六NMOS管(N₂₆)的漏极相接；第二十一NMOS管(N₂₁)的漏极与第二十二NMOS管(N₂₂)的漏极相接，第二十五NMOS管(N₂₅)的源极和第二十六NMOS管(N₂₆)的源极均与第二十七NMOS管(N₂₇)的漏极相接，第二十七NMOS管(N₂₇)的源极与第二十八NMOS管(N₂₈)的漏极相接； 

第十九PMOS管(P₁₉)的栅极和第十九NMOS管(N₁₉)的栅极均连接第一数据低位信号(A₀)；第二十PMOS管(P₂₀)的栅极和第二十NMOS管(N₂₀)的栅极均连接第一数据低位非信号第二十一PMOS管(P₂₁)的栅极和第二十一NMOS管(N₂₁)的栅极均连接第二数据低位信号(B₀)；第二十二PMOS管(P₂₂)的栅极和第二十二NMOS管(N₂₂)的栅极均连接第二数据低位非信号第二十三PMOS管(P₂₃)的栅极和第二十三NMOS管(N₂₃)的栅极 均连接第一数据高位信号(A₁)；第二十四PMOS管(P₂₄)的栅极和第二十四NMOS管(N₂₄)的栅极均连接第一数据高位非信号第二十五PMOS管(P₂₅)的栅极和第二十五NMOS管(N₂₅)的栅极均连接第二数据高位信号(B₁)；第二十六PMOS管(P₂₆)的栅极和第二十六NMOS管(N₂₆)的栅极均连接第二数据高位非信号第二十七PMOS管(P₂₇)的栅极和第二十七NMOS管(N₂₇)的栅极均连接相等信号的输入端(EQin)；第二十八PMOS管(P₂₈)的栅极和第二十八NMOS管(N₂₈)的栅极均连接使能信号(EN)； 

所述终止判断单元包括大于或等于信号判断电路、小于信号判断电路和逻辑或门(OR1)； 

所述大于或等于信号判断电路包括等于信号PMOS管(P_EQ)、第0大于信号PMOS管(P_GT0)、第1大于信号PMOS管(P_GT1)、第N-1大于信号PMOS管(P_GTn-1)、第一使能信号PMOS管(P_EN1)、等于信号NMOS管(N_EQ)、第0大于信号NMOS管(N_GT0)、第1大于信号NMOS管(N_GT1)、第N-1大于信号NMOS管(N_GTn-1)、第一使能信号NMOS管(N_EN1)和第四反相器(4)； 

所述等于信号PMOS管(P_EQ)、第0大于信号PMOS管(P_GT0)、第1大于信号PMOS管(P_GT1)和第N-1大于信号PMOS管(P_GTn-1)串联； 

所述第N-1大于信号PMOS管(P_GTn-1)的源极和第一使能信号PMOS管(P_EN1)的源极连接，等于信号PMOS管(P_EQ)的漏极和第一使能信号PMOS管(P_EN1)的漏极连接，第一使能信号PMOS管(P_EN1)的源极接电源； 

所述等于信号NMOS管(N_EQ)、第0大于信号NMOS管(N_GT0)、第1大于信号NMOS管(N_GT1)和第N-1大于信号NMOS管(N_GTn-1)并联； 

所述等于信号NMOS管(N_EQ)的源极、第0大于信号NMOS管(N_GT0)的源极、第1大于信号NMOS管(N_GT1)的源极、第N-1大于信号NMOS管(N_GTn-1)的源极均与第一使能信号NMOS管(N_EN1)的漏极连接，第一使能信号NMOS管(N_EN1)的源极接地； 

所述等于信号NMOS管(N_EQ)的漏极与第四反相器(4)的输入端连接； 

所述等于信号PMOS管(P_EQ)的栅极和等于信号NMOS管(N_EQ)的栅极均连接相等输入信号(EQ)；第0大于信号PMOS管(P_GT0)的栅极和第0大于信号NMOS管(N_GT0)的栅极均连接第0大于信号(GT[0])；第1大于信号PMOS管(P_GT1)的栅极和第1大于信号NMOS管(N_GT1)的栅极均连接第1大于信号(GT[1])；第N-1大于信号PMOS管(P_GTn-1)的栅极和第N-1大于信号NMOS 管(N_GTn-1)的栅极均连接第N-1大于信号(GT[N-1])；第一使能信号PMOS管(P_EN1)的栅极和第一使能信号NMOS管(N_EN1)的栅极均连接使能信号(EN)； 

所述小于信号判断电路包括第0小于信号PMOS管(P_LT0)、第1小于信号PMOS管(P_LT1)、第N-1小于信号PMOS管(P_LTn-1)、第二使能信号PMOS管(P_EN2)、第0小于信号NMOS管(N_LT0)、第1小于信号NMOS管(N_LT1)、第N-1小于信号NMOS管(N_LTn-1)、第二使能信号NMOS管(N_EN2)和第五反相器(5)； 

所述第0小于信号PMOS管(P_LT0)、第1小于信号PMOS管(P_LT1)和第N-1小于信号PMOS管(P_LTn-1)串联； 

所述第N-1小于信号PMOS管(P_LTn-1)的源极和第二使能信号PMOS管(P_EN2)的源极连接，第0小于信号PMOS管(P_LT0)的漏极和第二使能信号PMOS管(P_EN2)的漏极连接，第二使能信号PMOS管(P_EN2)的源极接电源； 

所述第0小于信号NMOS管(N_LT0)、第1小于信号NMOS管(N_LT1)和第N-1小于信号NMOS管(N_LTn-1)并联； 

所述第0小于信号NMOS管(N_LT0)的源极、第1小于信号NMOS管(N_LT1)的源极、第N-1小于信号NMOS管(N_LTn-1)的源极和第二使能信号NMOS管(N_EN2)的源极均与第二使能信号NMOS管(N_EN2)的漏极连接，第二使能信号NMOS管(N_EN2)的源极接地； 

所述第0小于信号NMOS管(N_LT0)的漏极与第五反相器(5)的输入端连接； 

所述第0小于信号PMOS管(P_LT0)的栅极和第0小于信号NMOS管(N_LT0)的栅极均连接第0小于信号(LT[0])；第1小于信号PMOS管(P_LT1)的栅极和第1小于信号NMOS管(N_LT1)的栅极均连接第1小于信号(LT[1])；第N-1小于信号PMOS管(P_LTn-1)的栅极和第N-1小于信号NMOS管(N_LTn-1)的栅极均连接第N-1小于信号(LT[N-1])；第二使能信号PMOS管(P_EN2)的栅极和第二使能信号NMOS管(N_EN2)的栅极均连接使能信号(EN)； 

所述第四反相器(4)的输出端大于或等于信号(GT or EQ)、第五反相器(5)的输出端小于信号(LT)与逻辑或门(OR1)的输入端连接。