CN203966563U - 一种非交叠四相位时钟产生电路 - Google Patents

Abstract

本实用新型公开了一种非交叠四相位时钟产生电路，所述电路包括偏置电压电路、使能控制电路、非交叠延迟电路和时钟频率电路，其中，偏置电压电路包括第一偏置电压电路和第二偏置电压电路，第一偏置电压电路用于为非交叠延迟电路和时钟频率电路提供第一偏置电压，第二偏置电压电路用于为非交叠延迟电路和时钟频率电路提供第二偏置电压，使能控制电路用于根据使能信号和时钟频率电路输出的时钟频率控制非交叠延迟电路，非交叠延迟电路用于产生非交叠四相位信号，时钟频率电路用于产生控制非交叠四相位时钟信号的时钟频率。本实用新型提供的非交叠四相位时钟信号具有更好的稳定性，不随电源电压波动而波动。

Description

一种非交叠四相位时钟产生电路

技术领域

本实用新型涉及存储技术领域，具体涉及一种非交叠四相位时钟产生电路。

背景技术

非易失性存储器(Flash Memory)在设计时常常需要高压擦写，一般由电荷泵产生高压，该电荷泵由非交叠四相位时钟信号进行驱动，以保证电荷泵能够正常工作。

现有技术中通常使用CMOS管产生非交叠四相位时钟，当非交叠时间要求较长时，仅靠CMOS管本身较小的寄生电容难以满足要求，因此通常是通过插入CMOS时延来保证较长的非交叠时间。但在宽电压范围工作时，比如1.6V～3.8V，CMOS管器件的电流会发生较大的变化，从而导致CMOS管和CMOS时延产生的延迟相差很大，导致非交叠四相位时钟随着电源电压的波动而改变，从而难以保证电荷泵的正确工作。

图1是现有技术中非交叠四相位时钟产生电路的结构图，如图1所示，该非交叠四相位时钟产生电路由MOS管产生，所述非交叠时间和时钟频率通过同一个输入端φ进行控制，并通过四个输出端φ₁、φ₂、φ₃和φ₄分别输出非交叠四相位时钟信号。然而，此非交叠四相位时钟产生电路的非交叠时间和时钟频率之间不能独立设置，在一个时钟周期内，当电源电压发生波动时，四相位非交叠时间由于时钟频率的变化而变化，使得非交叠四相位时钟信号随着电源电压的波动而改变。

实用新型内容

有鉴于此，本实用新型提供一种非交叠四相位时钟产生电路，以解决非交叠四相位时钟信号随着电源电压波动的问题。

本实用新型提供了一种非交叠四相位时钟产生电路，所述电路包括偏置电压电路、使能控制电路、非交叠延迟电路和时钟频率电路，其中，

所述偏置电压电路包括第一偏置电压电路和第二偏置电压电路，所述第一偏置电压电路和所述第二偏置电压电路都分别与所述非交叠延迟电路和所述时钟频率电路连接，所述第一偏置电压电路用于为所述非交叠延迟电路和所述时钟频率电路提供第一偏置电压，所述第二偏置电压电路用于为所述非交叠延迟电路和所述时钟频率电路提供第二偏置电压；

所述使能控制电路的输入端与所述时钟频率电路连接，输出端与所述非交叠延迟电路连接，所述使能控制电路用于根据使能信号和所述时钟频率电路输出的时钟频率控制所述非交叠延迟电路；

所述非交叠延迟电路的第一端与所述偏置电压电路连接，第二端与所述使能控制电路的输出端连接，第三端与所述时钟频率电路连接，所述非交叠延迟电路用于产生非交叠四相位信号；

所述时钟频率电路的第一端与所述偏置电压电路连接，第二端与所述使能控制电路连接，第三端与所述非交叠延迟电路连接，所述时钟频率电路用于产生控制非交叠四相位信号的时钟频率。

进一步地，所述非交叠延迟电路包括第一级电路、第二级电路、第三级电路、第四级电路、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器、第一或非门电路、第二或非门电路、第二与非门电路和第三与非门电路，其中，

所述第一级电路连接于所述第二级电路与所述使能控制电路的输出端之间，所述第一级电路和所述第二级电路连线的中点为第一级节点；

所述第二级电路连接于所述第一级电路和所述第三级电路之间，所述第二级电路和所述第三级电路连线的中点为第二级节点；

所述第三级电路连接于所述第二级电路和所述第四级电路之间，所述第三级电路和所述第四级电路连线的中点为第三级节点；

所述第四级电路连接于所述第三级电路和所述时钟频率电路之间，所述第四级电路和所述时钟频率电路连线的中点为第四级节点；

所述第二反相器的输入端与所述第一级节点连接，所述第二反相器的输出端用于输出第一反向时钟信号，第二反相器的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端用于输出第一时钟信号，所述第三反相器的输出端与所述第二或非门电路的第一输入端和所述第三与非门电路的第一输入端连接；

所述第四反相器的输入端与所述第二级节点连接，所述第四反相器的输出端用于输出第二反向时钟信号，所述第四反相器的输出端与所述第五反相器的输入端连接，且所述第四反相器的输出端与所述第一或非门电路的第一输入端和所述第二与非门电路的第一输入端连接，所述第五反相器的输出端用于输出第二时钟信号；

所述第六反相器的输入端与所述第三级节点连接，所述第六反相器的输出端用于输出第三反向时钟信号，所述第六反相器的输出端与所述第七反相器的输入端连接，所述第七反相器的输出端用于输出第三时钟信号，所述第七反相器的输出端与所述第一或非门电路的第二输入端和所述第二与非门电路的第二输入端连接；

所述第八反相器的输入端与所述第四节点连接，所述第八反相器的输出端用于输出第四反向时钟信号，所述第八反相器的输出端与所述第九反相器的输入端连接，且与所述第二或非门电路的第二输入端和所述第三与非门电路的第二输入端连接，所述第九反相器的输出端用于输出第四时钟信号；

所述第一或非门电路的输出端与所述第十反相器的输入端连接，所述第十反相器的输出端用于输出第一四相位时钟信号；

所述第二与非门电路的输出端与所述第十一反相器的输入端连接，所述第十一反相器的输出端与所述第十二反相器的输入端连接，所述第十二反相器的输出端用于输出第二相位时钟信号；

所述第二或非门电路的输出端与所述第十三反相器的输入端连接，所述第十三反相器的输出端与所述第十四反相器的输入端连接，所述第十四反相器的输出端用于输出第三相位时钟信号；

所述第三与非门电路的输出端与所述第十五反相器的输入端连接，所述第十五反相器的输出端用于输出第四相位时钟信号。

进一步地，所述第一级电路包括第二PMOS管、第三PMOS管、第二NMOS管和第三NMOS管，其中，

所述第二PMOS管的栅极用于接收第一偏置电压电路产生的第一偏置电压，所述第二PMOS管的源极与电源连接，所述第二PMOS管的漏极与所述第三PMOS管的源极连接，所述第三PMOS管的栅极与使能控制电路的输出端连接，所述第三PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的栅极与所述第三PMOS管的栅极连接，所述第二NMOS管的源极与所述第三NMOS管的漏极连接，所述第三NMOS管的栅极用于接收第二偏置电压电路产生的第二偏置电压，所述第三NMOS管的源极接地；

所述第二级电路包括第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管和第六NMOS管，其中，

所述第四PMOS管的栅极用于接收第一偏置电压电路产生的第一偏置电压，所述第四PMOS管的源极与电源连接，所述第四PMOS管的漏极与所述第五PMOS管的源极连接，所述第五PMOS管的栅极与所述第四NMOS管的栅极连接，所述第五PMOS管的栅极与所述第四NMOS管的栅极连线的中点与所述第一级电路中第三PMOS管的漏极和所述第二NMOS管的漏极连线的中点连线的中点作为第一级节点，所述第五PMOS管的漏极与第四NMOS管的漏极连接，所述第四NMOS管的源极与所述第六NMOS管的源极连接，所述第五NMOS管的栅极用于接收反向使能信号，所述第五NMOS管的漏极与所述第四NMOS管的栅极和所述第五PMOS管的栅极连接，所述第六NMOS管的栅极用于接收第二偏置电压电路产生的第二偏置电压；

所述第三级电路包括第六PMOS管、第七PMOS管、第八PMOS管、第七NMOS管和第八NMOS管，其中，

所述第六PMOS管的栅极用于接收使能信号，所述第六PMOS管的源极与电源连接，所述第六PMOS管的漏极与所述第八PMOS管的栅极连接，所述第七PMOS管的源极与电源连接，所述第七PMOS管的栅极用于接收第一偏置电压电路产生的第一偏置电压，所述第七PMOS管的漏极和所述第八PMOS管的源极连接，所述第八PMOS管的漏极与所述第七NMOS管的漏极连接，所述第八PMOS管的漏极与所述第七NMOS管的漏极连线的中点与所述第二级电路中第五PMOS管的漏极和第四NMOS管的漏极连线的中点连接的中点作为第二级节点，所述第七NMOS管的栅极与所述第八PMOS管的栅极连接，所述第七NMOS管的源极与所述第八NMOS管的漏极连接，所述第八NMOS管的栅极用于接收第二偏置电压电路产生的第二偏置电压，所述第八NMOS管的源极接地；

所述第四级电路包括第九PMOS管、第十PMOS管、第九NMOS管、第十NMOS管和第十一NMOS管，其中，

所述第九PMOS管的栅极用于接收第一偏置电压电路产生的第一偏置电压，所述第九PMOS管的源极和电源连接，所述第九PMOS管的漏极与所述第十PMOS管的源极连接，所述第十PMOS管的栅极与所述第十NMOS管的栅极连接，所述第十PMOS管的栅极与所述第十NMOS管的栅极连线的中点和所述第三级电路中第八PMOS管的漏极和所述第七NMOS管的漏极连线的中点连接的中点作为第三级节点，所述第十PMOS管的漏极与所述第十NMOS管的漏极连接，所述第十NMOS管源极与所述第十一NMOS管的漏极连接，所述第十PMOS管的源极与所述第十一NMOS管的漏极连线的中点与所述时钟频率电路连线的中点作为第四级节点，所述第九NMOS管的栅极用于接收反向使能信号，所述第九NMOS管的漏极与所述第十NMOS管的栅极连接，所述第九NMOS管的源极接地，所述第九NMOS管的源极连接，所述第十一NMOS管的栅极用于接收第二偏置电压电路产生的第二偏置电压，所述第十一NMOS管的源极接地。

进一步地，所述时钟频率电路包括第五级电路和第六级电路，其中，

所述第五级电路连接于所述第四级电路与所述第六级电路之间，所述第五级电路和所述第六级电路连线的中点为第五级节点；

所述第六级电路连接于所述第五级电路和所述使能控制电路之间，所述第六级电路和所述使能控制电路连线的中点为第六级节点。

进一步地，所述第五级电路包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十二NMOS管、第十三NMOS管和第一电容，其中，

所述第十一PMOS管的栅极用于接收使能信号，所述第十一PMOS管的源极和电源连接，所述第十一PMOS管的漏极与所述第十三PMOS管的栅极连接，所述第十二PMOS管的栅极与所述第一PMOS管的栅极连接，所述第十二PMOS管的源极与电源连接，所述第十二PMOS管的漏极与所述第十三PMOS管的源极连接，所述第十三PMOS管的漏极与所述第十二NMOS管的漏极连接，所述第十二NMOS管的源极与所述第十三NMOS管的漏极连接，所述第十三NMOS管的栅极用于接收第二偏置电压电路产生的第二偏置电压，所述第十三NMOS管的源极接地，所述第一电容的第一端与所述第五级节点连接，所述第一电容的第二端接地；

所述第六级电路包括第十四PMOS管、第十五PMOS管、第十六PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管和第二电容，其中，

所述第十四PMOS管的栅极用于接收第一偏置电压电路产生的第一偏置电压，所述第十四PMOS管的源极与电源连接，所述第十四PMOS管的漏极与所述第十五PMOS管的源极连接，所述第十五PMOS管的栅极与所述第十五NMOS管的栅极连接，所述第十五PMOS管的栅极与所述第十五NMOS管的栅极的连线与所述第五级电路中第十三PMOS管的漏极与所述第十二NMOS管的源极的连线相连接的中点作为第五级节点，所述第十四NMOS管的栅极用于接收反向使能信号，所述第十四NMOS管的漏极与所述第十五NMOS管的栅极连接，所述第十四NMOS管的源极接地，所述第十五NMOS管的源极与所述第十六NMOS管的漏极连接，所述第十六NMOS管的栅极用于接收第二偏置电压电路产生的第二偏置电压，所述第十六NMOS管的源极接地，所述第十五PMOS管的漏极和所述第十五NMOS管的漏极连线的中点与所述使能控制电路连线的中点为第六级节点，所述第二电容的第一端与第六级节点连接，所述第二电容的第二端接地，所述第十六PMOS管的源极和电源连接，所述第十六PMOS管的栅极用于接收使能信号，所述第十六PMOS管的漏极与所述第六级节点和所述使能控制电路连线的中点连接。

进一步地，所述第一级电路、第二级电路、第三级电路和第四级电路还分别包括至少一电容，所述至少一电容的第一端与所述第一级节点、第二级节点、第三级节点和第四级节点中的任意一级节点连接，所述至少一电容的第二端接地。

进一步地，所述第一电容、第二电容和至少一电容包括MOS电容、MIM电容、PIP电容和MIP电容中的任意一种。

进一步地，所述时钟频率电路还包括至少一级电路，所述至少一级电路顺次连接于所述第五级电路和第六级电路之间。

本实用新型提供的非交叠四相位时钟产生电路，由非交叠延迟电路控制非交叠四相位时钟信号的延迟时间，由时钟频率电路控制非交叠四相位时钟信号的时钟频率，使得非交叠时间和时钟频率之间可以相互独立设定，只要时钟频率稳定，四相位之间的非交叠时间便能保持良好的稳定性，不随电源电压波动而波动，从而产生稳定的不随电源电压波动而改变的非交叠四相位时钟信号。

附图说明

下面将通过参照附图详细描述本实用新型的示例性实施例，使本领域的普通技术人员更清楚本实用新型的上述及其他特征和优点，附图中：

图1是现有技术中非交叠四相位时钟产生电路的结构图；

图2是本实用新型实施例一提供的一种非交叠四相位时钟产生电路的结构图；

图3是本实用新型第二实施例提供的一种非交叠四相位时钟产生电路中所述偏置电压电路的结构图；

图4是本实用新型第二实施例提供的一种非交叠四相位时钟产生电路中所述使能控制电路的结构图；

图5a-图5c是本实用新型实施例二提供的一种非交叠四相位时钟产生电路中所述非交叠延迟电路的结构图；

图6是本实用新型实施例二提供的一种非交叠四相位时钟产生电路中所述时频电路的结构图；

图7是本实用新型实施例二提供的一种非交叠四相位时钟产生电路中各时钟信号以及各相位时钟信号的时序图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部内容。

实施例一

图2是本实用新型实施例一提供的一种非交叠四相位时钟产生电路的结构图，如图2所示，该非交叠四相位时钟产生电路可应用于在线电擦除和电写入非易失性存储器的集成电路芯片中，所述非交叠四相位时钟产生电路包括偏置电压电路11、使能控制电路12、非交叠延迟电路13和时钟频率电路14。

所述偏置电压电路11包括第一偏置电压电路111和第二偏置电压电路112，所述第一偏置电压电路111和所述第二偏置电压电路112都分别与所述非交叠延迟电路13和所述时钟频率电路14连接，所述第一偏置电压电路111用于为所述非交叠延迟电路13和所述时钟频率电路14提供第一偏置电压VBP，所述第二偏置电压电路112用于为所述非交叠延迟电路13和所述时钟频率电路14提供第二偏置电压VBN。

在本实施例中，第一偏置电压VBP和第二偏置电压VBN的大小，可以通过在所述第一偏置电路111中设置一个恒流源，在所述第二偏置电路112也设置一个恒流源，并控制这两个恒流源产生的恒定电流的大小来实现。通过控制第一偏置电压VBP和第二偏置电压VBN的大小，可以控制非交叠延迟电路13中各级电路中充放电电流的大小，然后再根据非交叠延迟电路13各级电路中寄生电容的大小，从而可以决定非交叠延迟时间。

所述使能控制电路12的输入端与所述时钟频率电路14连接，输出端与所述非交叠延迟电路13连接，所述使能控制电路12用于根据使能信号和所述时钟频率电路14输出的时钟频率控制所述非交叠延迟电路13。

在本实施例中，所述时钟频率电路14输出的时钟频率可以通过改变时钟频率电路14中各级电路中的节点电容决定充放电时间，从而获得时钟频率14中的时钟频率。

所述非交叠延迟电路13的第一端与所述偏置电压电路11连接，第二端与所述使能控制电路12的输出端连接，第三端与所述时钟频率电路14连接，所述非交叠延迟电路13用于产生非交叠四相位信号。

在本实施例中，所述非交叠延迟电路13可通过控制偏置电压电路11中恒流源的大小和非交叠延迟电路13中各级电路中寄生电容的大小共同决定非交叠延迟，通过时钟频率电路14获得时钟频率，所述时钟频率和非交叠延迟相互独立，因此，只要时钟频率稳定，四相位之间的非交叠时间就能保持稳定，从而产生稳定的非交叠四相位时钟信号。

所述时钟频率电路14的第一端与所述偏置电压电路11连接，第二端与所述使能控制电路12连接，第三端与所述非交叠延迟电路13连接，所述时钟频率电路用于产生控制非交叠四相位信号的时钟频率。

所述时钟频率电路14可以通过改变各级电路中节点的电容，来改变时钟频率中各级电路的节点的充放电时间，从而控制时钟频率。

本实用新型实施例一提供的非交叠四相位时钟产生电路，由非交叠延迟电路控制非交叠四相位信号的延迟时间，由时钟频率电路控制非交叠四相位时钟产生电路的时钟频率，使得非交叠时间和时钟频率之间可以相互独立设定，只要时钟频率稳定，四相位之间的非交叠时间便能保持良好的稳定性，不随电源电压波动而波动，从而产生稳定的不随电源电压波动而改变的非交叠四相位时钟信号。

实施例二

图3-图6是本实用新型实施例二提供的一种非交叠四相位时钟产生电路的结构图，该实施例以上述实施例为基础，所述非交叠四相位时钟产生电路包括偏置电压电路11、使能控制电路12、非交叠延迟电路13和时钟频率电路14，其中，所述偏置电压电路11包括第一偏置电压电路111和第二偏置电压电路112。

在本实施例中，第一偏置电压电路111用于为非交叠延迟电路13和时钟频率电路14提供第一偏置电压VBP，第二偏置电压电路112用于为非交叠延迟电路13和时钟频率电路14提供第二偏置电压VBN，各偏置电压电路可以由MOS管和恒流源组成，以提高偏置电压。所述第一偏置电压电路和第二偏置电压电路的形式有多种，图3是本实用新型第二实施例提供的一种非交叠四相位时钟产生电路中所述偏置电压电路的结构图，如图3所示，所述偏置电压电路11中的第一偏置电压电路111可包括第一PMOS管P1和第一恒流源D1，其中，

所述第一PMOS管P1的源极与电源VDD连接，第一PMOS管P1的漏极与第一恒流源D1的第一端连接，第一PMOS管P1的栅极与非交叠延迟电路13和时钟频率电路14连接，所述第一PMOS管P1的衬底接电源VDD，所述第一恒流源D1的第二端接地，所述第一偏置电压电路111用于输出第一偏置电压VBP。

所述第二偏置电压电路112可包括第一NMOS管N1和第二恒流源D2，其中，

所述第一NMOS管N1的漏极与第二恒流源D2的第二端连接，第一NMOS管N1的源极和衬底接地，第一NMOS管N1的栅极与非交叠延迟电路13和时钟频率电路14连接，第二恒流源D2的第一端与电源VDD连接。

由于第一恒流源D1和第二恒流源D2能提供固定电流，又具有极大内阻，因此，常运用在电子电路中用来提供稳定的偏置电压，可大大提高电路的稳定性和输出增益。

通过控制第一恒流源D1和第二恒流源D2的电流大小，可以控制第一偏置电压电路111和第二偏置电压电路112产生的第一偏置电压VBP和第二偏置电压VBN的大小。

需要说明的是，所述第一恒流源D1和第二恒流源D2产生恒定电流的方式可以有多种方法，而不限制于某一种具体的电路形式，只要能够产生本实用新型所需的恒定电流即可，例如，第一恒流源D1和第二恒流源D2的电路可以通过双极结型晶体管(Bipolar Junction Transistor，简称BJT)或金属-氧化层半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,简称MOSFET)来实现，恒流源产生恒定电流的技术为现有技术，在此不再赘述。

在本实施例中，使能控制电路用于根据使能信号和时钟频率电路输出的时钟频率控制非交叠延迟电路，图4是本实用新型第二实施例提供的一种非交叠四相位时钟产生电路中所述使能控制电路的结构图，如图4所示，所述使能控制电路12可包括第一输入端IN1、第二输入端EN、第一与非门电路AND1、第一反相器INVO1、第一输出端OUT1和第二输出端ENB，其中，

所述第一输入端IN1与时钟频率电路14和第一与非门电路AND1的第一输入端连接，第二输入端EN与第一与非门电路AND1的第二输入端和第一反相器INVO1的输入端连接，第二输入端EN为使能信号输入端，用于输入使能信号，第一反相器INVO的输出端为第二输出端ENB，用于输出反向使能信号，第一与非门电路AND1的输出端为第一输出端OUT1，与所述非交叠延迟电路13连接。

需要说明的是，所述使能控制电路12中的第二输入端EN用于输入控制非交叠四相位时钟产生电路的使能信号，当电路工作时，所述第二输入端EN输入高电平，当电路不工作时，所述第二输入端EN输入低电平，并通过所述时钟频率电路14来控制非交叠延迟电路的时钟周期。

在本实施例中，所述非交叠延迟电路13用于产生非交叠四相位信号，图5a-图5c是本实用新型实施例二提供的一种非交叠四相位时钟产生电路中所述非交叠延迟电路的结构图，如图5a所示，所述非交叠延迟电路13可包括第一级电路131、第二级电路132、第三级电路133、第四级电路134、第二反相器INVO2、第三反相器INVO3、第四反相器INVO4、第五反相器INVO5、第六反相器INVO6、第七反相器INVO7、第八反相器INVO8、第九反相器INVO9、第十反相器INVO10、第十一反相器INVO11、第十二反相器INVO12、第十三反相器INVO13、第十四反相器INVO14、第十五反相器INVO15、第一或非门电路OR1、第二或非门电路OR2、第二与非门电路AND2和第三与非门电路AND3。

图5a为本实用新型实施例二提供的一种非交叠四相位时钟产生电路中所述非交叠延迟电路中各级电路的结构图，如图5a所示，所述第一级电路131连接于第二级电路132与使能控制电路12的输出端之间，具体地，可连接于第二级电路132与图4中使能控制电路的第一输出端OUT1之间，第一级电路131和第二级电路132连线的中点为第一级节点NI1；所述第二级电路132连接于第一级电路131和第三级电路133之间，第二级电路132和第三级电路133连线的中点为第二级节点NI2；所述第三级电路133连接于第二级电路132和第四级电路134之间，第三级电路133和第四级电路134连线的中点为第三级节点NI3；所述第四级电路134连接于第三级电路133和时钟频率电路14之间，第四级电路134和时钟频率电路14连线的中点为第四级节点NI4。

图5b为本实用新型实施例二提供的一种非交叠四相位时钟产生电路中所述非交叠延迟电路中各级电路输出各时钟信号的电路结构图，如图5b所示，所述第一节点NI1与两个串联的反相器连接，经过第二反相器INVO2生成第一反向时钟信号CLKB1，经过第三反相器INVO3生成第一时钟信号CLK1，第二级节点NI2通过与两个串联的反相器连接，经过第四反相器INVO4生成第二反向时钟信号CLKB2，经过第五反相器INVO5生成第二时钟信号CLK2，第三级节点NI3与第六反相器INVO6的输入端连接，第六反相器INVO6的输出端用于输出第三反向时钟信号CLKB3，第六反相器INVO6的输出端与第七反相器INVO7的输入端连接，第七反相器INVO7的输出端用于输出第三时钟信号CLK3，第四级节点NI4与第八反相器INVO8的输入端连接，第八反相器INVO8的输出端用于输出第四反向时钟信号CLKB4，第八反相器INVO8的输出端与第九反相器INVO9的输入端连接，第九反相器的输出端用于输出第四时钟信号CLK4。

图5c为本实用新型实施例二提供的一种非交叠四相位时钟产生电路中所述非交叠延迟电路中各级电路输出四相位时钟信号的电路结构图，如图5c所示，所述第一或非门电路OR1的第一输入端与第四反相器INVO4的输出端连接，第一或非门电路OR1的第二输入端与第七反相器INVO7的输出端连接，第一或非门电路OR1的输出端与第十反相器INVO10的输入端连接，第十反相器INVO10的输出端用于输出第一四相位时钟信号PCLK1。即第二级节点NI2输出的第二反向时钟信号CLKB2和第三级节点NI3输出的第三时钟信号CLK3经第一或非门电路OR1后输出第一相位时钟信号PCLK1。

所述第二与非门电路AND2的第一输入端与第四反相器INVO4的输出端连接，第一或非门电路OR1的第二输入端与第七反相器INVO7的输出端连接，第二与非门电路AND2的输出端与第十一反相器INVO11的输入端连接，第十一反相器INVO11的输出端与所述第十二反相器INVO12的输入端连接，第十二反相器INVO12的输出端用于输出第二四相位时钟信号PCLK2。即第二级节点NI2输出的第二反向时钟信号CLKB2和第三级节点NI3输出的第三时钟信号CLK3经第二与非门电路AND2后输出第二相位时钟信号PCLK2。

所述第二或非门电路OR2的第一输入端与第三反相器INVO3的输出端连接，第二或非门电路OR2的第二输入端与第八反相器INVO8的输出端连接，第二或非门电路OR2的输出端与第十三反相器INVO13的输入端连接，第十三反相器的输出端INVO13与第十四反相器INVO14的输入端连接，第十四反相器INVO14的输出端用于输出第三相位时钟信号PCLK3。即第一级节点NI1输出的第一时钟信号CLK1和第四级节点NI4输出的第四反向时钟信号CLKB4经第二或非门电路OR2后输出第三相位时钟信号PCLK3。

所述第三与非门电路AND3的第一输入端与第三反相器INVO3的输出端连接，第三与非门电路AND3的第二输入端与第八反相器INVO8的输出端连接，第三与非门电路AND3输出端与第十五反相器INVO15的输入端连接，第十五反相器INVO15的输出端用于输出第四相位时钟信号PCLK4。即第一级节点NI1输出的第一时钟信号CLK1和第四级节点NI4输出的第四反向时钟信号CLKB4经第三与非门电路AND3后输出第四相位时钟信号PCLK4。

需要说明的是，上述通过改变第一偏置电路111和第二偏置电路112中恒流源的大小和/或第一级节点NI1、第二级节点NI2、第三级节点NI3以及第四级节点NI4各级电路中寄生电容的大小，来决定各级节点输出的时钟信号的延迟时间。

具体优选的，所述第一级电路131可包括第二PMOS管P2、第三PMOS管P3、第二NMOS管N2和第三NMOS管N3。

其中，所述第二PMOS管P2的栅极用于接收第一偏置电压电路111产生的第一偏置电压VBP，具体地，第二PMOS管的栅极可以与图1中第一偏置电压电路中第一PMOS管的栅极连接，所述第二PMOS管P2的源极与电源VDD连接，第二PMOS管P2的漏极与第三PMOS管P3的源极连接，第二PMOS管P2的衬底与第三PMOS管P3的衬底和电源VDD连接，第三PMOS管P3的栅极与使能控制电路22的输出端连接，具体地，可以与图4中使能控制电路22的第一输出端OUT1连接，第三PMOS管P3的漏极与第二NMOS管N2的漏极连接，第二NMOS管N2的栅极与第三PMOS管P3的栅极连接，第二NMOS管N2的源极与第三NMOS管N3的漏极连接，第二NMOS管N2的衬底接地，第三NMOS管N3的栅极用于接收第二偏置电压电路112产生的第二偏置电压VBN，具体地，可与第一NMOS管N1的栅极连接，第三NMOS管N3的源极接地，所述第三NMOS管N3的衬底接地；

所述第二级电路132包括第四PMOS管P4、第五PMOS管P5、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6，其中，

第四PMOS管N4的栅极用于接收第一偏置电压VBP，具体地，可以与图1中第一PMOS管的栅极连接，用于输入第一偏置电压VBP，第四PMOS管P4的源极与电源VDD连接，第四PMOS管P4的漏极与第五PMOS管P5的源极连接，第四PMOS管P4的衬底与第五PMOS管P5的衬底和电源VDD连接，第五PMOS管P5的栅极与第四NMOS管N4的栅极连接，第五PMOS管P5的栅极与第四NMOS管N4的栅极连线的中点与第一级电路231中第三PMOS管P3的漏极和第二NMOS管N2的漏极连线的中点连线的中点作为第一级节点NI1，第五PMOS管P5的漏极与第四NMOS管N4的漏极连接，第四NMOS管N4的源极与第六NMOS管N6的源极连接，第四NMOS管N4的衬底接地，第五NMOS管N5的栅极用于接收使能控制电路22输出的反向使能信号ENB，具体地，可与图4中使能控制电路的第二输出端ENB连接，第五NMOS管N5的漏极与第四NMOS管N4的栅极和第五PMOS管P5的栅极连接，第五NMOS管N5的源极和衬底接地，第六NMOS管N6的栅极用于接收第二偏置电压电路112产生的第二偏置电压VBN，具体地，可以和图1中第二偏置电压电路112中第一NMOS管N1的栅极连接，第六NMOS管N6的源极和衬底接地；

所述第三级电路133包括第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第七NMOS管N7和第八NMOS管N8，其中，

第六PMOS管P6的栅极用于接收使能信号EN，具体地，可以与图4中使能控制电路的第二输入端EN连接，第六PMOS管P6的源极与电源VDD连接，第六PMOS管P6的漏极与第八PMOS管P8的栅极连接，第六PMOS管P6的衬底接地，第七PMOS管P7的源极和衬底与电源VDD连接，第七PMOS管P7的栅极用于接收第一偏置电压电路111产生的第一偏置电压VBP，具体地，可与第一PMOS管的栅极连接，用于输入第一偏置电压VBP，第七PMOS管P7的漏极和第八PMOS管P8的源极连接，第七PMOS管P7的衬底与第八PMOS管P8的衬底和电源VDD连接，第八PMOS管P8的漏极与第七NMOS管N7的漏极连接，第八PMOS管P8的漏极与第七NMOS管N7的漏极连线的中点与第二级电路232中第五PMOS管P5的漏极和第四NMOS管N4的漏极连线的中点连接的中点作为第二级节点NI2，第七NMOS管N7的栅极与第八PMOS管P8的栅极连接，第七NMOS管N7的源极与第八NMOS管N8的漏极连接，第七NMOS管N7的衬底接地，第八NMOS管N8的栅极用于接收第二偏置电压电路112产生的第二偏置电压VBN，具体地，可以图1中第二偏置电压电路112中的第一NMOS管N1的栅极连接，第八NMOS管N8的源极和衬底接地；

所述第四级电路134包括第九PMOS管P9、第十PMOS管P10、第十NMOS管N10和第十一NMOS管N11，其中，

第九PMOS管N9的栅极用于接收第一偏置电压电路111产生的第一偏置电压VBP，具体地，可以与图1中第一PMOS管的栅极连接，第九PMOS管P9的源极与第十PMOS管P10的衬底和电源VDD连接，第九PMOS管P9的漏极与第十PMOS管P10的源极连接，第十PMOS管P10的栅极与第十NMOS管N10的栅极连接，第十PMOS管P10的栅极与第十NMOS管N10的栅极连线的中点和第三级电路133中第八PMOS管P8的漏极和第七NMOS管P7的漏极连线的中点连接的中点作为第三级节点NI3，第十PMOS管P10的漏极与第十NMOS管N10的漏极连接，第十NMOS管N10源极与第十一NMOS管N11的漏极连接，第十PMOS管P10的源极与第十一NMOS管N11的漏极连线的中点与所述时钟频率电路14连线的中点作为第四级节点NI4，第十NMOS管N10的衬底接地，第九NMOS管N9的栅极用于接收使能控制电路12输出的反向使能信号ENB，具体地，可与图4中第二输出端ENB连接，第九NMOS管N9的漏极与第十NMOS管N10的栅极连接，第九NMOS管N9的源极接地，第九NMOS管N9的衬底与第九NMOS管N9的源极连接，第十一NMOS管N11的栅极用于接收第二偏置电压电路112产生的第二偏置电压VBN，具体地，第十一NMOS管的栅极可以与第一NMOS管N1的栅极连接，第十一NMOS管N11的源极和衬底接地。

需要说明的是，所述第一级节点NI1、第二级节点NI2、第三级节点NI3和第四级节点NI4处分别生成的第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4之间的延迟时间，可通过调节第一恒流源D1和第二恒流源D2的电流大小，从而可以控制第一偏置电压VBP和第二偏置电压VBN的大小，进而可以控制对节点NI1、NI2、NI3和NI4的充放电电流的大小；此外，第一级电路131至第四级电路134中各级电路中MOS管本身存在寄生电容，通过控制第一恒流源D1和第二恒流源的电流大小，再调节各级电路中MOS管的寄生电容，从而可以调节第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4之间的延迟时间。

所述时钟频率电路14用于产生控制非交叠四相位信号的时钟频率，图6是本实用新型实施例二提供的一种非交叠四相位时钟产生电路中所述时频电路的结构图，如图6所示，时钟频率电路14包括第五级电路141和第六级电路142。

所述第五级电路141连接于第四级电路134与第六级电路142之间，所述第五级电路141和第六级电路142连线的中点为第五级节点NI5。

第六级电路142连接于第五级电路141和使能控制电路12之间，具体地，可连接于第五级电路141和图4中使能控制电路的第一输入端IN1之间，第六级电路142和使能控制电路12的第一输入端IN1连线的中点为第六级节点NI6。

所述时钟频率电路14通过第五级电路141和第六级电路142产生时钟频率来控制整个非交叠四相位时钟产生电路的时钟频率。

具体地，所述第五级电路141和第六级电路142可通过下述电路产生时钟频率。所述第五级电路141包括第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十二NMOS管N12、第十三NMOS管N13和第一电容C1。

所述第十一PMOS管P11的栅极用于接收使能信号EN，具体地，可与图4中使能控制电路的第二输入端EN连接，第十一PMOS管P11的源极与第十一PMOS管P11的衬底和电源VDD连接，第十一PMOS管P11的漏极与第十三PMOS管P13的栅极连接，第十二PMOS管P12的栅极与第一PMOS管P1的栅极连接，第十二PMOS管P12的源极与电源VDD连接，第十二PMOS管P12的漏极与第十三PMOS管P13的源极连接，第十二PMOS管P12的衬底与第十三PMOS管P13的衬底和电源VDD连接，第十三PMOS管P13的漏极与第十二NMOS管N12的漏极连接，第十二NMOS管N12的源极与第十三NMOS管N13的漏极连接，第十二NMOS管N12的衬底接地，第十三NMOS管N13的栅极用于接收第二偏置电压电路112产生的第二偏置电压VBN，具体地，可与图1中第一NMOS管的栅极连接，第十三NMOS管N13的源极和衬底接地，所述第一电容C1的第一端与第五级节点NI5连接，第一电容C1的第二端接地；

所述第六级电路142包括第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16和第二电容C2。

所述第十四PMOS管P14的栅极用于接收第一偏置电压电路111产生的第一偏置电压VBP，具体地，可与图1中第一PMOS管的栅极连接，第十四PMOS管P14的源极与电源VDD连接，第十四PMOS管P14的漏极与第十五PMOS管P15的源极连接，第十四PMOS管P14的衬底与第十五PMOS管P15的衬底和电源VDD连接，第十五PMOS管P15的栅极与第十五NMOS管N15的栅极连接，第十五PMOS管P15的栅极与第十五NMOS管N15的栅极的连线与第五级电路141中第十三PMOS管P13的漏极与第十二NMOS管N12的源极的连线相连接的中点作为第五级节点NI5，第十四NMOS管N14的栅极与用于接收使能控制电路输出的反向使能信号ENB，具体地，可与图4中使能控制电路的第二输出端ENB连接，第十四NMOS管N14的漏极与第十五NMOS管N15的栅极连接，第十四NMOS管N14的源极接地，第十四NMOS管N14的衬底与第十四NMOS管N14的源极连接，第十五NMOS管N15的源极与第十六NMOS管N16的漏极连接，第十五NMOS管N15的衬底接地，第十六NMOS管N16的栅极用于接收第二偏置电压电路112产生的第二偏置电压VBN，具体地，可与图1中第一NMOS管的栅极连接，第十六NMOS管N16的源极和衬底接地，第十五PMOS管P15的漏极和第十五NMOS管N15的漏极连线的中点与使能控制电路12连线的中点为第六级节点NI6，具体地，第十五PMOS管P15的漏极和第十五NMOS管N15的漏极连线的中点与使能控制电路12的第一输入端IN1连线的中点为第六级节点NI6，第二电容C2的第一端与第六级节点NI6连接，第二电容C2的第二端接地，第十六PMOS管P16的源极与衬底和电源VDD连接，第十六PMOS管P16的栅极用于接收使能信号EN，具体地，可与图4中第二输入端EN连接，第十六PMOS管P16的漏极与第六级节点NI6和使能控制电路12连线的中点连接。

所述第一电容C1和第二电容C2可以包括MOS电容、MIM电容、PIP电容或MIP电容中的任意一种。

需要说明的是，时钟频率电路14中第一电容C1和第二电容C2分别与第五级电路141和第六级电路142中各MOS管构成振荡器，通过改变第一电容C1或第二电容C2的大小，就可以调节输出的时钟频率，从而控制非交叠延迟电路13中各时钟信号的周期。

图7是本实用新型实施例二提供的一种非交叠四相位时钟产生电路中各时钟信号以及各相位时钟信号的时序图，如图7所示。

第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4之间出现了延迟，该延迟时间是由第一恒流源D1和第二恒流源TD以及第一级节点NI1、第二级节点NI2、第三级节点NI3和第四级节点NI4处的寄生电容的大小决定的；第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的时钟频率是由第五级节点NI5和第六级节点NI6处的第一电容C1和第二电容C2的大小来决定的，因此，通过改变第五级节点NI5和第六级节点NI6处的电容的大小，便可以调节第一时钟信号CLK1到第四时钟信号CLK4的时钟频率。

参见图7，在T1时间段内，第一时钟信号CLK1为高电平，第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4均为低电平，因此第一反向时钟信号CLKB1和第三时钟信号CLK3经第一或非门电路OR1后输出的第一四相位时钟信号PCLK1为低电平，经第二与非门电路AND2后输出的第二四相位时钟信号PCLK2为高电平，第一时钟信号CLK1和第四反向时钟信号CLKB4经第二或非门电路OR2后输出的第三四相位时钟信号PCLK3为低电平，经第三与非门电路AND3后输出的第四四相位时钟信号PCLK4为低电平。

在T2时间段，所述第二时钟信号CLK2经过T1时间的延迟以后变为高电平，对应的，第一四相位时钟信号PCLK1和第二四相位时钟信号PCLK2变为高电平，第三四相位时钟信号PCLK3和第四四相位时钟信号PCLK4保持T1时间段内的波形不变。

在T3时间段，所述第三时钟信号CLK3经过T2时间的延迟以后变为高电平，所述第二四相位时钟信号PCLK2变为低电平，第一四相位时钟信号PCLK1、第三四相位时钟信号PCLK3和第四四相位时钟信号PCLK4保持T2时间段内的波形不变。

在T4时间段，第四时钟信号CLK4经过T3时间的延迟以后变为高电平，第四四相位时钟信号PCLK4变为高电平，第一四相位时钟信号PCLK1、第二四相位时钟信号PCLK2和第三四相位时钟信号PCLK3保持T3时间段内的波形不变。

依次类推，在时钟频率电路14产生的时钟频率稳定时，非交叠延迟电路13产生的非交叠四相位时钟信号的非交叠时间便能保持稳定，而与电源电压的波动没有关系。

在本实施例的一个优选实施例中，所述非交叠延迟电路13中的所述第一级电路131、第二级电路132、第三级电路133和第四级电路134还分别包括至少一电容，所述至少一电容的第一端与所述第一级节点NI1、第二级节点NI2、第三级节点NI3和第四级节点NI4中的任意一级节点连接，所述至少一电容的第二端接地。优选地，所述至少一电容可以包括MOS电容、MIM电容、PIP电容或MIP电容中的任意一种。

在本实施例的优选实施例中，当非交叠延迟电路13所要求的非交叠时间较长，而第一级电路131、第二级电路132、第三级电路133和第四级电路134中MOS管本身的寄生电容较小时，使得各级电路中的充放电很快结束，从而不能保证较长的非交叠时间，可以通过增加电容来延长各级电路的充放电时间，从而延长非交叠时间。

在本实施例的另一个优选实施例中，所述时钟频率电路14还可以包括至少一级电路，所述至少一级电路顺次连接于所述第五级电路141和第六级电路142之间。

所有至少一级电路用以与所述第五级电路141和第六级电路142共同作用来决定所述时钟频率电路14的时钟频率。所述至少一级电路包含至少一PMOS管、至少一NMOS管和一电容，电路结构与第五级电路141和第六级电路142的结构相同。

本实用新型实施例二提供的非交叠四相位时钟产生电路，由非交叠延迟电路控制非交叠四相位信号的延迟时间，由时钟频率电路控制非交叠四相位时钟产生电路的时钟频率，使得非交叠时间和时钟频率之间可以相互独立设定，只要时钟频率稳定，四相位之间的非交叠时间便能保持稳定，不随电源电压波动而波动，从而产生稳定的不随电源电压波动而改变的非交叠四相位时钟信号。

以上所述仅为本实用新型的优选实施例，并不用于限制本实用新型，对于本领域技术人员而言，本实用新型可以有各种改动和变化。凡在本实用新型的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种非交叠四相位时钟产生电路，其特征在于，所述电路包括偏置电压电路、使能控制电路、非交叠延迟电路和时钟频率电路，其中，

所述偏置电压电路包括第一偏置电压电路和第二偏置电压电路，所述第一偏置电压电路和所述第二偏置电压电路都分别与所述非交叠延迟电路和所述时钟频率电路连接，所述第一偏置电压电路用于为所述非交叠延迟电路和所述时钟频率电路提供第一偏置电压，所述第二偏置电压电路用于为所述非交叠延迟电路和所述时钟频率电路提供第二偏置电压；

所述使能控制电路的输入端与所述时钟频率电路连接，输出端与所述非交叠延迟电路连接，所述使能控制电路用于根据使能信号和所述时钟频率电路输出的时钟频率控制所述非交叠延迟电路；

所述非交叠延迟电路的第一端与所述偏置电压电路连接，第二端与所述使能控制电路的输出端连接，第三端与所述时钟频率电路连接，所述非交叠延迟电路用于产生非交叠四相位信号；

所述时钟频率电路的第一端与所述偏置电压电路连接，第二端与所述使能控制电路连接，第三端与所述非交叠延迟电路连接，所述时钟频率电路用于产生控制非交叠四相位信号的时钟频率。

2.根据权利要求1所述的非交叠四相位时钟产生电路，其特征在于，所述非交叠延迟电路包括第一级电路、第二级电路、第三级电路、第四级电路、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器、第一或非门电路、第二或非门电路、第二与非门电路和第三与非门电路，其中，

所述第一级电路连接于所述第二级电路与所述使能控制电路的输出端之间，所述第一级电路和所述第二级电路连线的中点为第一级节点；

所述第二级电路连接于所述第一级电路和所述第三级电路之间，所述第二级电路和所述第三级电路连线的中点为第二级节点；

所述第三级电路连接于所述第二级电路和所述第四级电路之间，所述第三级电路和所述第四级电路连线的中点为第三级节点；

所述第四级电路连接于所述第三级电路和所述时钟频率电路之间，所述第四级电路和所述时钟频率电路连线的中点为第四级节点；

所述第二反相器的输入端与所述第一级节点连接，所述第二反相器的输出端用于输出第一反向时钟信号，第二反相器的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端用于输出第一时钟信号，所述第三反相器的输出端与所述第二或非门电路的第一输入端和所述第三与非门电路的第一输入端连接；

所述第四反相器的输入端与所述第二级节点连接，所述第四反相器的输出端用于输出第二反向时钟信号，所述第四反相器的输出端与所述第五反相器的输入端连接，且所述第四反相器的输出端与所述第一或非门电路的第一输入端和所述第二与非门电路的第一输入端连接，所述第五反相器的输出端用于输出第二时钟信号；

所述第六反相器的输入端与所述第三级节点连接，所述第六反相器的输出端用于输出第三反向时钟信号，所述第六反相器的输出端与所述第七反相器的输入端连接，所述第七反相器的输出端用于输出第三时钟信号，所述第七反相器的输出端与所述第一或非门电路的第二输入端和所述第二与非门电路的第二输入端连接；

所述第八反相器的输入端与所述第四节点连接，所述第八反相器的输出端用于输出第四反向时钟信号，所述第八反相器的输出端与所述第九反相器的输入端连接，且与所述第二或非门电路的第二输入端和所述第三与非门电路的第二输入端连接，所述第九反相器的输出端用于输出第四时钟信号；

所述第一或非门电路的输出端与所述第十反相器的输入端连接，所述第十反相器的输出端用于输出第一四相位时钟信号；

所述第二与非门电路的输出端与所述第十一反相器的输入端连接，所述第十一反相器的输出端与所述第十二反相器的输入端连接，所述第十二反相器的输出端用于输出第二相位时钟信号；

所述第二或非门电路的输出端与所述第十三反相器的输入端连接，所述第十三反相器的输出端与所述第十四反相器的输入端连接，所述第十四反相器的输出端用于输出第三相位时钟信号；

所述第三与非门电路的输出端与所述第十五反相器的输入端连接，所述第十五反相器的输出端用于输出第四相位时钟信号。

3.根据权利要求2所述的非交叠四相位时钟产生电路，其特征在于，所述第一级电路包括第二PMOS管、第三PMOS管、第二NMOS管和第三NMOS管，其中，

所述第二PMOS管的栅极用于接收第一偏置电压电路产生的第一偏置电压，所述第二PMOS管的源极与电源连接，所述第二PMOS管的漏极与所述第三PMOS管的源极连接，所述第三PMOS管的栅极与使能控制电路的输出端连接，所述第三PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的栅极与所述第三PMOS管的栅极连接，所述第二NMOS管的源极与所述第三NMOS管的漏极连接，所述第三NMOS管的栅极用于接收第二偏置电压电路产生的第二偏置电压，所述第三NMOS管的源极接地；

所述第二级电路包括第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管和第六NMOS管，其中，

所述第四PMOS管的栅极用于接收第一偏置电压电路产生的第一偏置电压，所述第四PMOS管的源极与电源连接，所述第四PMOS管的漏极与所述第五PMOS管的源极连接，所述第五PMOS管的栅极与所述第四NMOS管的栅极连接，所述第五PMOS管的栅极与所述第四NMOS管的栅极连线的中点与所述第一级电路中第三PMOS管的漏极和所述第二NMOS管的漏极连线的中点连线的中点作为第一级节点，所述第五PMOS管的漏极与第四NMOS管的漏极连接，所述第四NMOS管的源极与所述第六NMOS管的源极连接，所述第五NMOS管的栅极用于接收反向使能信号，所述第五NMOS管的漏极与所述第四NMOS管的栅极和所述第五PMOS管的栅极连接，所述第六NMOS管的栅极用于接收第二偏置电压电路产生的第二偏置电压；

所述第三级电路包括第六PMOS管、第七PMOS管、第八PMOS管、第七NMOS管和第八NMOS管，其中，

所述第六PMOS管的栅极用于接收使能信号，所述第六PMOS管的源极与电源连接，所述第六PMOS管的漏极与所述第八PMOS管的栅极连接，所述第七PMOS管的源极与电源连接，所述第七PMOS管的栅极用于接收第一偏置电压电路产生的第一偏置电压，所述第七PMOS管的漏极和所述第八PMOS管的源极连接，所述第八PMOS管的漏极与所述第七NMOS管的漏极连接，所述第八PMOS管的漏极与所述第七NMOS管的漏极连线的中点与所述第二级电路中第五PMOS管的漏极和第四NMOS管的漏极连线的中点连接的中点作为第二级节点，所述第七NMOS管的栅极与所述第八PMOS管的栅极连接，所述第七NMOS管的源极与所述第八NMOS管的漏极连接，所述第八NMOS管的栅极用于接收第二偏置电压电路产生的第二偏置电压，所述第八NMOS管的源极接地；

所述第四级电路包括第九PMOS管、第十PMOS管、第九NMOS管、第十NMOS管和第十一NMOS管，其中，

所述第九PMOS管的栅极用于接收第一偏置电压电路产生的第一偏置电压，所述第九PMOS管的源极和电源连接，所述第九PMOS管的漏极与所述第十PMOS管的源极连接，所述第十PMOS管的栅极与所述第十NMOS管的栅极连接，所述第十PMOS管的栅极与所述第十NMOS管的栅极连线的中点和所述第三级电路中第八PMOS管的漏极和所述第七NMOS管的漏极连线的中点连接的中点作为第三级节点，所述第十PMOS管的漏极与所述第十NMOS管的漏极连接，所述第十NMOS管源极与所述第十一NMOS管的漏极连接，所述第十PMOS管的源极与所述第十一NMOS管的漏极连线的中点与所述时钟频率电路连线的中点作为第四级节点，所述第九NMOS管的栅极用于接收反向使能信号，所述第九NMOS管的漏极与所述第十NMOS管的栅极连接，所述第九NMOS管的源极接地，所述第九NMOS管的源极连接，所述第十一NMOS管的栅极用于接收第二偏置电压电路产生的第二偏置电压，所述第十一NMOS管的源极接地。

4.根据权利要求1所述的非交叠四相位时钟产生电路，其特征在于，所述时钟频率电路包括第五级电路和第六级电路，其中，

所述第五级电路连接于所述第四级电路与所述第六级电路之间，所述第五级电路和所述第六级电路连线的中点为第五级节点；

所述第六级电路连接于所述第五级电路和所述使能控制电路之间，所述第六级电路和所述使能控制电路连线的中点为第六级节点。

5.根据权利要求4所述的非交叠四相位时钟产生电路，其特征在于，所述第五级电路包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十二NMOS管、第十三NMOS管和第一电容，其中，

所述第十一PMOS管的栅极用于接收使能信号，所述第十一PMOS管的源极和电源连接，所述第十一PMOS管的漏极与所述第十三PMOS管的栅极连接，所述第十二PMOS管的栅极与所述第一PMOS管的栅极连接，所述第十二PMOS管的源极与电源连接，所述第十二PMOS管的漏极与所述第十三PMOS管的源极连接，所述第十三PMOS管的漏极与所述第十二NMOS管的漏极连接，所述第十二NMOS管的源极与所述第十三NMOS管的漏极连接，所述第十三NMOS管的栅极用于接收第二偏置电压电路产生的第二偏置电压，所述第十三NMOS管的源极接地，所述第一电容的第一端与所述第五级节点连接，所述第一电容的第二端接地；

所述第六级电路包括第十四PMOS管、第十五PMOS管、第十六PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管和第二电容，其中，

所述第十四PMOS管的栅极用于接收第一偏置电压电路产生的第一偏置电压，所述第十四PMOS管的源极与电源连接，所述第十四PMOS管的漏极与所述第十五PMOS管的源极连接，所述第十五PMOS管的栅极与所述第十五NMOS管的栅极连接，所述第十五PMOS管的栅极与所述第十五NMOS管的栅极的连线与所述第五级电路中第十三PMOS管的漏极与所述第十二NMOS管的源极的连线相连接的中点作为第五级节点，所述第十四NMOS管的栅极用于接收反向使能信号，所述第十四NMOS管的漏极与所述第十五NMOS管的栅极连接，所述第十四NMOS管的源极接地，所述第十五NMOS管的源极与所述第十六NMOS管的漏极连接，所述第十六NMOS管的栅极用于接收第二偏置电压电路产生的第二偏置电压，所述第十六NMOS管的源极接地，所述第十五PMOS管的漏极和所述第十五NMOS管的漏极连线的中点与所述使能控制电路连线的中点为第六级节点，所述第二电容的第一端与第六级节点连接，所述第二电容的第二端接地，所述第十六PMOS管的源极和电源连接，所述第十六PMOS管的栅极用于接收使能信号，所述第十六PMOS管的漏极与所述第六级节点和所述使能控制电路连线的中点连接。

6.根据权利要求3所述的非交叠四相位时钟产生电路，其特征在于，所述第一级电路、第二级电路、第三级电路和第四级电路还分别包括至少一电容，所述至少一电容的第一端与所述第一级节点、第二级节点、第三级节点和第四级节点中的任意一级节点连接，所述至少一电容的第二端接地。

7.根据权利要求5或6所述的非交叠四相位时钟产生电路，其特征在于，所述第一电容、第二电容和至少一电容包括MOS电容、MIM电容、PIP电容和MIP电容中的任意一种。

8.根据权利要求4所述的非交叠四相位时钟产生电路，其特征在于，所述时钟频率电路还包括至少一级电路，所述至少一级电路顺次连接于所述第五级电路和第六级电路之间。