CN203504528U - 一种无静态功耗的芯片打线选择电路 - Google Patents
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Abstract
本实用新型公开一种无静态功耗的芯片打线选择电路；PMOS管T1的D极与电路控制端及电路受控端连接，G极接电容C1及电阻R2一端，还接PMOS管T4的D极；PMOS管T1的S极串联电阻R1后接VDD、PMOS管T4的S极和G极及PMOS管T2的S极；电容C1的另一端接GND；电阻R2的另一端同时接PMOS管T2与NMOS管T3的D极，NMOS管T3的S极接GND，而PMOS管T2与NMOS管T3的G极相接后连接电路受控端。本实用新型只有电路控制端连接GND时需一根连接线，且电路控制端连接GND或者悬空都无静态功耗。
Description
技术领域
本实用新型涉及一种打线选择电路，尤其是指一种无静态功耗的芯片打线选择电路。
背景技术
在集成电路设计中经常通过对PAD（结合区）连接到GND（电源地）、不连线悬空或者连线到VCC（供电电压）,进而改变芯片内部逻辑,从而实现一种裸片封装成两个或更多个不同功能的产品。
如图1所示，现有技术无静态功耗的芯片打线选择电路，由电阻R及施密特触发器组成；施密特触发器一端接电阻R一端，另一端输出逻辑信号给芯片；电阻R的另一端接芯片打线连接盘（Bonding PAD）；芯片打线连接盘通过连接线接VCC，施密特触发器输出高电平信号给芯片，芯片无静态电流；或者，芯片打线连接盘通过连接线接GND，施密特触发器输出低电平信号给芯片，芯片无静态电流，如表一所示。其缺陷在于：所述无静态功耗的芯片打线选择电路中的芯片打线连接盘（Bonding PAD）需接两根连接线，影响集成电路的布局。
表一
如图2所示，现有技术另一种无静态功耗的芯片打线选择电路，由电阻R及施密特触发器组成；施密特触发器一端接电阻R及芯片打线连接盘（Bonding PAD）一端，另一端输出逻辑信号给芯片；电阻R的另一端接VDD（电路供电电压）；芯片打线连接盘悬空，施密特触发器输出高电平信号给芯片，芯片无静态电流；或者，芯片打线连接盘通过连接线接GND，施密特触发器输出低电平信号给芯片，芯片有静态电流，如表二所示。所述芯片打线选择电路中的芯片打线连接盘（Bonding PAD）需接一根连接线，然而，芯片打线连接盘接GND时，芯片有静态电流。
表二
实用新型内容
本实用新型的目的在于提供一种接线少且无静态电流的无静态功耗的芯片打线选择电路。
为达成上述目的，本实用新型的解决方案为：
一种无静态功耗的芯片打线选择电路，包括PMOS管T1、电阻R1、电容C1、PMOS管T2、NMOS管T3、电阻R2及PMOS管T4；PMOS管T1的D极与电路控制端及电路受控端连接，G极接电容C1及电阻R 2一端，还接PMOS管T4的D极；PMOS管T1的S极串联电阻R1后接VDD、PMOS管T4的S极和G极及PMOS管T2的S极；电容C1的另一端接GND；电阻R2的另一端同时接PMOS管T2与NMOS管T3的D极，NMOS管T3的S极接GND，而PMOS管T2与NMOS管T3的G极相接后连接电路受控端。
进一步，电路控制端为芯片打线连接盘，芯片打线连接盘悬空或者接GND。
进一步，电路受控端为输出逻辑引脚，输出逻辑引脚接芯片。
采用上述方案后，本实用新型应用PMOS管T1、PMOS管T2、NMOS管T3所组成的锁存器，拴锁住逻辑状态。应用PMOS管T1、PMOS管T2、NMOS管T3工作在截止区，几乎无静态电流的特性，实现无静态功耗。
应用PMOS管T4以及PMOS管T2较小的宽长比和NMOS管T3较大的宽长比，确保芯片上电时PMOS管T1的G极为低电位，T1导通。
若是电路控制端悬空，使得PMOS管T1的G极及PMOS管T4的D极，上电时为低电平状态，PMOS管T1导通，NMOS管T3导通，加强了PMOS管T1的G极及PMOS管T4的D极的低电平状态，从而拴锁住电路受控端为高电平的逻辑状态，PMOS管T1虽然导通但是无通路，所以电阻R1，PMOS管T1无电流通过。NMOS管T3导通，但是PMOS管T2被关断，所以也无电流通路。
若是电路控制端连接GND, 电路控制端固定为低电平，PMOS管T2导通会把PMOS管T1的G极及PMOS管T4的D极上的电位拉为高电平，PMOS管T1关断，NMOS管T3也关断，所以NMOS管T3和电阻R1中无电流，拴锁住输出逻辑引脚为低电平的状态。
因此，与现有技术相比，其优点在于：只有电路控制端连接GND时需一根连接线，且电路控制端连接GND或者悬空都无静态功耗。
附图说明
图1是现有技术电路结构示意图；
图2是另一现有技术电路结构示意图；
图3是本实用新型电路结构示意图。
标号说明
电路控制端10 电路受控端20。
具体实施方式
以下结合附图及具体实施例对本实用新型做详细描述。
参阅图3所示，本实用新型揭示的一种无静态功耗的芯片打线选择电路，包括PMOS管T1、电阻R1、电容C1、PMOS管T2、NMOS管T3、电阻R2及PMOS管T4。
PMOS管T1的D极与电路控制端10及电路受控端20连接，电路控制端10为芯片打线连接盘，芯片打线连接盘悬空或者接GND；电路受控端20为输出逻辑引脚，输出逻辑引脚接芯片。
PMOS管T1的S极串联电阻R1后接VDD、PMOS管T4的S极和G极及PMOS管T2的S极。
PMOS管T1的G极接电容C1及电阻R 2一端，还接PMOS管T4的D极。电容C1的另一端接GND。电阻R2的另一端同时接PMOS管T2与NMOS管T3的D极，NMOS管T3的S极接GND，而PMOS管T2与NMOS管T3的G极相接后连接电路受控端20。
本实施例中，其中，R1为1KΩ，R2为20KΩ，C1为0.5pF。
PMOS管T1的宽长比W/L=10
/0.5μm，PMOS管 T2的宽长比W/L=1μm/20μm，NMOS管T3的宽长比W/L=10μm/0.5μm，PMOS管T4的宽长W/L=2μm/0.6μm。
本实用新型工作时，如果芯片打线连接盘悬空，那么节点B在芯片上电时被拉为高电平。节点B高电平，通过PMOS管T2与NMOS管T3形成正反馈进一步加强节点A为低电平。最终，节点A、节点B分别被锁存为低电平、高电平。所以，芯片上电后，输出逻辑引脚输出高电平，而且PMOS管T1、PMOS管T2、NMOS管T3及PMOS管T4都没有形成电流通路，无静态功耗，如表三所示。
如果芯片打线连接盘被打线到GND，即连接到低电平，芯片上电后，节点A电压会被充电到电源电压（VDD）。PMOS管T1被关断，电阻R1、PMOS管T1连接到电源地（GND）通路被关断，无电流消耗。节点B被芯片打线连接盘连接到低电平，输出逻辑引脚输出低电平。NMOS管T3被关断，PMOS管T2、NMOS管T3也无电流通路，所以无静态功耗，如表三所示。
表三
本实用新型的关键在于：应用PMOS管T1、PMOS管T2及NMOS管T3所组成的锁存器，拴锁住逻辑状态。应用PMOS管T1、PMOS管T2、NMOS管T3工作在截止区，几乎无静态电流的特性，实现无静态功耗。
应用PMOS管T4以及PMOS管T2较小的宽长比和NMOS管T3较大的宽长比，确保芯片上电时PMOS管T1的G极为低电位，PMOS管T1导通。
若是打线连接盘悬空，使得A节点上电时为低电平状态，PMOS管T1导通，NMOS管T3导通，加强了节点A的低电平状态，从而拴锁住输出逻辑引脚为高电平的逻辑状态，PMOS管T1虽然导通但是无通路，所以电阻R1，PMOS管T1无电流通过。NMOS管T3导通，但是PMOS管T2被关断，所以也无电流通路。
若是打线连接盘连接GND, 打线连接盘固定为低电平，PMOS管T2导通会把节点A电位拉为高电平，PMOS管T1关断，NMOS管T3也关断，所以NMOS管T3和电阻R1中无电流，拴锁住输出逻辑引脚为低电平的状态。
以上所述仅为本实用新型的一个实施例，并非对本案设计的限制，凡依本案的设计关键所做的等同变化，均落入本案的保护范围。
Claims (3)
1.一种无静态功耗的芯片打线选择电路，其特征在于：包括PMOS管T1、电阻R1、电容C1、PMOS管T2、NMOS管T3、电阻R2及PMOS管T4；PMOS管T1的D极与电路控制端及电路受控端连接，G极接电容C1及电阻R 2一端，还接PMOS管T4的D极；PMOS管T1的S极串联电阻R1后接VDD、PMOS管T4的S极和G极及PMOS管T2的S极；电容C1的另一端接GND；电阻R2的另一端同时接PMOS管T2与NMOS管T3的D极，NMOS管T3的S极接GND，而PMOS管T2与NMOS管T3的G极相接后连接电路受控端。
2.如权利要求1所述的一种无静态功耗的芯片打线选择电路，其特征在于：电路控制端为芯片打线连接盘，芯片打线连接盘悬空或者接GND。
3.如权利要求1所述的一种无静态功耗的芯片打线选择电路，其特征在于：电路受控端为输出逻辑引脚，输出逻辑引脚接芯片。
Priority Applications (1)
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| CN201320541004.1U CN203504528U (zh) | 2013-09-02 | 2013-09-02 | 一种无静态功耗的芯片打线选择电路 |
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Publications (1)
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| CN203504528U true CN203504528U (zh) | 2014-03-26 |
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Cited By (1)
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|---|---|---|---|---|
| CN103457599A (zh) * | 2013-09-02 | 2013-12-18 | 矽恩微电子(厦门)有限公司 | 一种无静态功耗的芯片打线选择电路 |
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2013
- 2013-09-02 CN CN201320541004.1U patent/CN203504528U/zh not_active Expired - Lifetime
Cited By (2)
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| CN103457599B (zh) * | 2013-09-02 | 2019-02-15 | 矽恩微电子(厦门)有限公司 | 一种无静态功耗的芯片打线选择电路 |
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