CN203456439U - 混合集成电路模块 - Google Patents

混合集成电路模块 Download PDF

Info

Publication number
CN203456439U
CN203456439U CN201320517907.6U CN201320517907U CN203456439U CN 203456439 U CN203456439 U CN 203456439U CN 201320517907 U CN201320517907 U CN 201320517907U CN 203456439 U CN203456439 U CN 203456439U
Authority
CN
China
Prior art keywords
wiring layer
radiator
integrated circuit
fiber
glass
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn - After Issue
Application number
CN201320517907.6U
Other languages
English (en)
Inventor
冯宇翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GD Midea Air Conditioning Equipment Co Ltd
Original Assignee
Guangdong Midea Refrigeration Equipment Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangdong Midea Refrigeration Equipment Co Ltd filed Critical Guangdong Midea Refrigeration Equipment Co Ltd
Priority to CN201320517907.6U priority Critical patent/CN203456439U/zh
Application granted granted Critical
Publication of CN203456439U publication Critical patent/CN203456439U/zh
Anticipated expiration legal-status Critical
Withdrawn - After Issue legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19015—Structure including thin film passive components

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一种混合集成电路模块，其包括：其中一表面覆盖有绝缘层的基板；于所述绝缘层的表面设置的玻纤板，其中，该玻纤板于预设位置开设有通孔；于所述绝缘层相对所述通孔的表面位置设置有穿出该通孔并外露于所述玻纤板表面的散热器；于所述玻纤板表面形成的电路布线层；配设于所述散热器上的功率元件和配设于所述电路布线层相应位置的非功率元件；用于连接所述电路布线层、所述散热器、所述功率元件和所述非功率元件的金属线。提高了邦定点的接触可靠性，缩短邦定线的长度和减小邦定线的高度差可有效降低模制时发生冲线的几率，从而使智能功率模块的制造合格率和长期可靠性得到提升。

Description

混合集成电路模块
技术领域
本实用新型属于电子器件制造工艺领域，尤其涉及一种混合集成电路模块。
背景技术
智能功率模块（Intelligent Power Module，IPM）是一种将电力电子和集成电路技术结合的功率驱动类产品。IPM把功率开关器件和高压驱动电路集成在一起，并内藏有过电压、过电流和过热等故障检测电路。IPM一方面接收MCU的控制信号，驱动后续电路工作，另一方面将系统的状态检测信号送回MCU。与传统分立方案相比，IPM以其高集成度、高可靠性等优势赢得越来越大的市场，尤其适合于驱动电机的变频器及各种逆变电源，是变频调速，冶金机械，电力牵引，伺服驱动，变频家电的一种理想电力电子器件。
参照图1说明现有智能功率模块100的结构。图1（A）是所述智能功率模块100的俯视图，图1（B）是图1（A）的X-X’线剖面图。
所述智能功率模块100具有如下结构，其包括：电路铝基板106；设于所述铝基板106表面上的绝缘层107上形成的所述电路布线108；被固定在所述电路布线108上的非功率元件104；被固定在所述电路布线108上散热器103；被固定在所述散热器103上的功率元件109；连接非功率元件104、所述功率元件109和所述电路布线108的金属线105；与所述电路布线108连接的引脚101；所述铝基板106的至少一面被密封树脂102密封，为了提高密封性，会将铝基板106全部密封，为了提高散热性，会使所述铝基板106的背面露出到外部的状态下进行密封。
所述智能功率模块100一般会工作在恶劣的工况中，如变频空调的室外机，夏天时工作环境温度可达50℃，而所述功率器件109，如IGBT（Insulated GateBipolar Transistor，绝缘栅双极型晶体管）等，工作过程中会发生大量的热，所述功率器件109的温度可达120℃以上，为了提高散热性，所述散热器103一般会做得比较厚（一般为1mm～2mm），加上所述功率器件109本身的厚度（一般为0.07mm～0.2mm），因此，所述功率器件109的上表面与所述电路布线108上表面的高度差一般会达到2mm，高度差越大，通过所述金属线105形成连接所需的距离越大：邦头在空中走线需要一定的弧度，并且为了避免所述金属线105触碰其他元素，垂直高度差H与两邦定点水平距离L的关系大概为：
3H+N<L<5H+N    （式1）
在此，N与使用的邦定线和邦线设备的邦头的情况有关，对于一般的功率器件，会使用300～450μm的铝线及其对应邦头进行邦线操作，此时，N的取值不应低于3mm，因此需要使L>1.4H+3mm，才能保证邦定线的合格率满足量产需要，如：在H为1mm时，L需要达到6mm，在H为2mm时，L需要达到9mm。
对于目前的一种智能功率模块，其有6个功率器件，每个功率器件需要与其对应的布线保持10.2mm以上的距离，无疑极大增加了智能功率模块的面积，提高了智能功率模块的制造成本，对于后续的电控板设计等都提出了更高的要求；并且，两邦定点过高高度差H会造成邦定线落差增大，在智能功率模块模制的时候容易造成冲线、脱线等缺陷。如果发生脱线，在测试设备测试时可以检出；而如果发生冲线，因为邦定线仍然与邦定点相连，将难以通过测试设备检出，在长期使用过程中，这种发生冲线的邦定线最终会发生脱落，导致智能功率模块的使用寿命大大降低。因为功率器件属于智能功率模块的关键器件，用于驱动后续压缩机、电机等，功率器件的脱线失控会造成后续压缩机或电机失控，严重时会发生设备烧毁等情况；
最后，因为高度差H较大，对于邦线工艺的要求较高，邦线压力、超声能量的控制非常严格，要生产出现行设计方案的智能功率模块，往往需要购买昂贵的邦线设备，这无疑也进一步提高了现行智能功率模块的制造成本。
实用新型内容
本实用新型旨在解决现有技术的不足，提供一种利用导电物质使电路布线层与基板形成电连接的混合集成电路模块，解决功率器件的与电路布线的高度差过大会导致邦定线冲线、脱线而造成产品成品率、可靠性低的问题。
本实用新型是这样实现的，一种混合集成电路模块，包括：
其中一表面覆盖有绝缘层的基板；
于所述绝缘层的表面设置的玻纤板，其中，该玻纤板于预设位置开设有通孔；
于所述绝缘层相对所述通孔的表面位置设置有穿出该通孔并外露于所述玻纤板表面的散热器；
于所述玻纤板表面形成的电路布线层；
配设于所述散热器上的功率元件和配设于所述电路布线层相应位置的非功率元件；
用于连接所述电路布线层、所述散热器、所述功率元件和所述非功率元件的金属线。
上述混合集成电路模块的有益效果是：由于散热器安装在玻纤板的通孔内，且散热器的高度只比玻纤板的高度略高，散热器及装配在散热器上的功率元件的高度比玻纤板上的电路布线的高度略高，因此散热器与电路布线层、功率元件与电路布线间的距离可以非常小，大幅缩减了智能功率模块的面积，降低了智能功率模块的原材料成本，提高了邦定点的接触可靠性，缩短邦定线的长度和减小邦定线的高度差可有效降低模制时发生冲线的几率，从而使智能功率模块的制造合格率和长期可靠性得到提升。
附图说明
图1（A）为现有的智能功率模块的俯视结构示意图；
图1（B）是图1（A）的X-X’线剖面图；
图2（A）是本实用新型实施例提供的混合集成电路模块的俯视图；
图2（B）是图2（A）中沿X-X’线的剖面图；
图2（C）是图2（A）的平面剖面图；
图3（A）、3（B）是本实用新型实施例提供的制造方法中设置基板的工序；
图4（A）、4（B）是本实用新型实施例提供的制造方法中设置玻纤板的工序；
图5（A）、5（B）是本实用新型实施例提供的制造方法中在玻纤板表面布设电路布线的工序；
图6是本实用新型实施例提供的制造方法中设置散热器的工序；
图7（A）、7（B）是本实用新型实施例提供的制造方法中在散热器上设置功率元件的工序；
图8（A）、8（B）是本实用新型实施例提供的制造方法中设置引脚的工序；
图9（A）、9（B）是本实用新型实施例提供制造方法中的在电路布线上设置非功率元件和引脚的工序；
图10（A）、10（B）是本实用新型实施例提供制造方法中于基板上设置绝缘层和设置散热器于绝缘层的工序；
图11（A）、11（B）是本实用新型实施例提供制造方法中焊接金属线的工序；
图12是实用新型实施例提供制造方法中的密封工序。
具体实施方式
为了使本实用新型要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
结合图2（A）、2（B）、2（C），作为一实施例中的一种混合集成电路模块10，其包括基板16、绝缘层17、玻纤板21（玻璃纤维板）、散热器13、电路布线层18、功率元件19、非功率元件14以及金属线15。
基板16的其中一表面覆盖有绝缘层17；玻纤板21设置于绝缘层17的表面，其中，该玻纤板21于预设位置开设有通孔22；散热器13设置于绝缘层17相对通孔22的表面位置，且该散热器13穿出该通孔12并外露于玻纤板21表面的；电路布线层18形成于玻纤板17表面；功率元件19配设于散热器13上的，非功率元件14配设于电路布线层18相应位置；金属线15用于连接电路布线层18、散热器13、功率元件19和非功率元件14。
进一步地，在一个实施例中，混合集成电路模块10还包括引脚11，电路布线层18包括靠近基板16的表面边缘的引脚焊盘18A，引脚11与引脚焊盘18A连接并自基板16向外延伸。
进一步地，在一个实施例中，混合集成电路模块10还包括密封层12，密封层包覆于基板16中覆盖有绝缘层17相对的表面区域以外的所有表面，即除图2（B）所示的底面之外的所有表面。
本实施例中，基板16是由1100等材质的铝构成的矩形板材。为了提高板材的耐腐蚀性，有时会对表面进行阳极氧化，为了节约制造成本，在某些对抗腐蚀性要求不高的应用场合，也可只对铝材表面进行拉丝处理，基板16的厚度可选用1.5mm。
绝缘层17可使用红胶，保存时冷藏，常温下恢复数小时后形成半融态，具有一定的流动性，可涂抹在固体表面形成薄层，具有一定的黏附性，可用于层叠放置固体间的位置固定，经过高温后凝固。为了提高散热性，可使用高浓度填充氧化铝等填料的红胶品种，提高热导率。
玻纤板21使用玻璃纤维板材切割而成，大小与基板16一致，在矩形的玻纤板21的特定位置开一定数量的通孔22，在本实施例中，开的是6个通孔，通孔22的大小可设计成7mm×5mm。此外，在本实施例中，玻纤板21的四个角设计成直角；另外，因为玻纤板21一般较脆，所以四个角也可以考虑设计成圆角。
电路布线层18由铜等金属构成，形成于玻纤板21上的特定位置，根据功率需要，可设计成0.035mm或0.07mm等的厚度，对于一般的混合集成电路模块10，优先考虑设计成0.07mm。另外，在玻纤板21的边缘，形成有由电路布线层18构成的引脚焊盘18A。在此，在玻纤板21的一边附近设置多个对准排列的引脚焊盘18A。根据功能需要，也可在玻纤板21的多个边附近设置多个对准排列的引脚焊盘18A。
散热器13由铜材制成，为了提高与功率器件19连接效果，表面可以进行镀银处理，银的厚度可以为4-6μm。散热器13的尺寸根据功率器件19的尺寸和需要的热容大小而定。在本实施例中，设计成面积6mm×4mm，高度为1.1mm。在此，散热器13的水平方向的横截面积需要比通孔22的略小，散热器13在基板16方向上的垂直高度需要比玻纤板21在基板16方向上的垂直高度略高。例如，散热器13设置有功率元件19的表面与电路布线层18的表面的垂直高度差为0.03±0.01mm，功率元件19与散热器13相对的表面与电路布线层18的表面的垂直高度差为0.1±0.02mm。
非功率元件14被固定在电路布线18上构成预设的电路。非功率元件14采用集成电路、晶体管或二极管等有源元件、或者电容或电阻等无源元件。在此，面朝上安装的有源元件等通过金属线15与电路布线层18连接。
功率元件19被固定在散热器13上。功率元件19为IGBT管、高压MOSFET.（Metal-Oxide-Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）管、高压FRD（Fast Recovery Diode，快速恢复二极管）管等元件。在此，散热器13和功率元件19通过金属线15与电路布线18等连接。
金属线15可以是铝线、金线或铜线，通过邦定使各功率元件19之间、各非功率元件14之间、各电路布线层18之间建立电连接关系，有时还用于使引脚11和电路布线层18或功率元件19、非功率元件14之间建立电连接关系。当金属线为铝线时，电路布线层18与散热器13和功率元件19间连接的金属线的直径取值范围为：350μm～400μm；电路布线层18与非功率元件14间连接的金属线15的直径取值范围为：38μm～200μm。
引脚11被固定在设于基板16一个边缘的引脚焊盘18A上，其具有与外部进行输入、输出的作用。在此，设计成一边上设有多条引脚11，引脚11和引脚焊盘18A通过焊锡等导电电性粘结剂焊接。引脚11一般采用铜等金属制成，铜表面通过化学镀和电镀形成一层镍锡合金层，合金层的厚度一般为5μm，镀层可保护铜不被腐蚀氧化，并可提高可焊接性。
密封层12可通过传递模方式使用热硬性树脂模制也可使用注入模方式使用热塑性树脂模制。在此，密封层12完全密封基板16上表面上的所有元素，而对于致密性要求高的混合集成电路模块10，一般会对基板16的整体也进行密封处理。本实施例中，为了提高智能功率模块的散热性，所述电路基板16的背面了露出。
结合图3至图12，一实施例中的混合集成电路模块的制造方法包括：
制作基板16、散热器13及预设位置开设有通孔22的玻纤板21，并于所述基板16的其中一表面覆盖绝缘层18的工序；在所述绝缘层18的表面设置所述玻纤板21和散热器13，使所述散热器13穿出所述通孔22外露于所述玻纤板21表面的工序；于所述玻纤板21表面布设电路布线层18的工序；分别配设功率元件19和非功率元件14于所述散热器13上和所述电路布线层18相应位置的工序；在所述电路布线层18、所述散热器13、所述功率元件19和所述非功率元件14间连接金属线15的工序。
另一实施例中的混合集成电路模块的制造方法，包括：制作基板16的工序；制作预设位置开设有通孔22的玻纤板21并于所述玻纤板21表面布设电路布线层18的工序；制作散热器13，并配设功率元件19于所述散热器13上的工序；配置非功率元件14于所述电路布线层18相应位置的工序；在所述基板16上涂抹绝缘层18，并在所述绝缘层18的表面设置所述玻纤板21和所述散热器13，使所述散热器13穿出所述通孔22外露于所述玻纤板21表面的工序；在所述电路布线层18、所述散热器13、所述功率元件19和所述非功率元件14间连接金属线15的工序。
需要说明的是，上述两个混合集成电路模块的制造方法中的各个工序在操作的过程中并非必须按照其排列顺序执行，而是各个工序可以根据实际情况进行交换或同步执行。例如，基板16，玻纤板21、散热器13的制作工序是可以交换顺序或同步执行的，其他工序以此类推。
进一步地，在一个实施例中，所述电路布线层18包括靠近所述基板16的表面边缘的所述引脚焊盘18A，在所述于玻纤板21表面布设电路布线层18的工序之后还包括：设置引脚11，并使所述引脚11与所述引脚焊盘18A连接并自所述基板16向外延伸的工序。
进一步地，在一个实施例中，在所述在电路布线层18、所述散热器13、所述功率元件19和所述非功率元件14间连接金属线15的工序之后还包括：将所述基板16中除与覆盖有所述绝缘层18相对的表面外的所有表面密封的工序。
进一步地，在一个实施例中，在所述配置非功率元件14于所述电路布线层18相应位置的工序之后还包括：清洗所述玻纤板21的工序。
在更详细的实施例中，对混合集成电路模块的制造方法各个工序进行详细的描述，如下：
参照图3，为一实施例中的形成大小合适的铝基板的工序上形成基板16的工序。
首先，参照图3（A）和沿图3（A）的X-X’线的截面图3（B），根据需要的混合集成电路模块10的设计大小合适的基板16，对于一般的混合集成电路模块，基板16的大小可选取64mm×30mm，厚度为1.5mm，对两面进行如阳极氧化的防蚀处理。
在此，大小合适的基板16的形成是通过直接对1m×1m×1.5mm的铝材进行锣板处理的方式形成，锣刀使用高速钢作为材质，马达使用5000转/分钟的转速，锣刀与铝材平面呈直角下刀；也可以通过冲压的方式形成。
参考图4（A）、4（B）、5（A）和5（B），为一实施例中的制作预设位置开设有通孔22的玻纤板21并于所述玻纤板21表面布设电路布线层18的工序。
首先参考图4（A）和图4（A）的X-X'剖面的剖面图图4（B），根据需要的混合集成电路模块10设计大小合适的玻纤板21，可以制成与基板16大小一致，即64mm×30mm，也可以比基板16面积略小。
然后，在特定位置通过铣刀、冲压等方式，形成通孔22，在本实施例中，形成了6个直角通孔22，通孔的大小为7mm×5mm，根据需要；也可以形成其他数量、大小的通孔22，通孔22也可以制成圆角。在此，玻纤板21的厚度一般为1mm。
最后，参考图5（A）和图5（A）的X-X'剖面的剖面图图5（B），在所玻纤板21的表面粘贴有作为导电图案的铜箔。然后将该工序制造的铜箔进行蚀刻，局部地除去铜箔，形成电路布线层18，并在玻纤板16的至少一个边缘形成特殊的电路布线层18作为引脚焊盘18A。在此，铜箔一般选用2盎司，所形成的电路布线层18和引脚焊盘18A的高度约为0.07mm。
在此，大小合适的玻纤板21的形成可以通过直接对1m×1m×1mm的玻纤板材进行冲切等方式形成，也可通过先1m×1m×1mm的玻纤板材形成V槽，然后剪切的方式形成。
参考图6、图7（A）和7（B），为一实施例中的制作散热器13，并配设功率元件19于所述散热器13上的工序；
参见图6，每个散热器13都是用铜基材，通过冲压或者蚀刻的方式，制成如图6所示的长方体.在本实施例中，散热器13的面积被设计为L*W=6mm×4mm，也可根据需要，设计成比通孔22更小的尺寸，散热器13的高度H设计为1.1mm，也可根据需要设计成比玻纤板21厚度稍大的尺寸。为了提高后续焊接过程的浸润性，会通过化学镀的方法形成银层；根据铜层表面的状况，在镀银前可先进行除油、去氧化层、化学出光等处理，就形成了所述散热器13。
参见图7（A）和图7（A）的X-X'剖面的剖面图图7（B），首先，对散热器13进行加热，并通过溶解高温焊锡丝滴在散热器13表面，在此，可选择融化温度为310℃左右的高温焊锡丝。然后，向溶解并散布在散热器13表面的焊锡丝上放置功率元件19，压平，冷却，高温焊锡丝凝固后，功率元件19就被固定在所述散热器13表面。本实施例中，使用的功率元件19的高度为0.07mm。
第二工序：参照图8（A）和图8（B），为一实施例中，制成独立的带镀层的引脚11的工序。
每个引脚11都是用铜基材，通过冲压或者蚀刻的方式，制成如图8（A）所示的一排引脚11。在本实施例中，引脚11由12个单独的引脚11单元通过加强筋连接。如图4（B）所示，单独的引脚11为长度L1为25mm，宽度W1为1.5mm，厚度H1为1mm的长条状；有时，为便于装配，也在引脚11其中一端压制出一定的弧度；
然后通过化学镀的方法形成镍层：通过镍盐和次亚磷酸钠混合溶液，并添加了适当的络合剂，在已形成特定形状的铜材表面形成镍层，在金属镍具有很强的钝化能力，能迅速生成一层极薄的钝化膜，能抵抗大气、碱和某些酸的腐蚀。镀镍结晶极细小，镍层厚度一般为0.1μm；
接着通过酸性硫酸盐工艺，在室温下将已形成形状和镍层的铜材浸在带有正锡离子的镀液中通电，在镍层表面形成镍锡合金层，合金层一般控制在5μm，合金层的形成极大提高了保护性和可焊性。
参考图9（A）和9（B），为一实施例中在电路布线层18表面装配非功率元件14和在引脚焊盘18A表面装配引脚11的工序。
首先，通过锡膏印刷机，使用钢网，对玻纤板21上的电路布线层18的特定位置和引脚焊盘18A进行锡膏涂装；在此，为了提高爬锡高度，可使用0.15mm厚度的钢网，为了降低所述非功率元件14移位的风险，可使用0.12mm厚度的钢网。
然后，参照侧视图图9（A）和俯视图图9（B），进行非功率元件14和引脚11的安装，非功率元件14可直接放置在电路布线层18的特定位置，而引脚11则一端要安放在引脚焊盘18A上，另一端需要载具20进行固定，载具20通过合成石等材料制成。然后，放于载具20上的玻纤板21通过回流焊，锡膏固化，非功率元件14和引脚11被固定。在此，可选用溶解温度为280℃的锡膏。
在优选的实施例中，混合集成电路模块的制造方法还包括清洗玻纤板21的工序。
将玻纤板21放入清洗机中进行清洗，将回流焊时残留的松香等助焊剂及冲压时残留的铝线等异物洗净，根据非功率元件14在电路布线层18的排布密度，清洗可通过喷淋或超声或两者结合的形式进行。清洗时，通过机械臂夹持所述引脚11，将玻纤板21置于清洗槽中，并要注意不要让机械臂触碰玻纤板21，因为玻纤板21具有脆性，如果机械臂夹持玻纤板21，在清洗时产生的震动，容易造成玻纤板21发生崩损。
参照图侧视剖视图10（A）和俯视剖视图9（B），为一实施例中在所述基板16上涂抹绝缘层18，并在所述绝缘层18的表面设置所述玻纤板21和所述散热器13，使所述散热器13穿出所述通孔22外露于所述玻纤板21表面的工序。
首先，在基板16表面均匀涂抹一层非导电性的红胶最为所述绝缘胶形成绝缘层17。然后，将经过上述工序后的已经装配好非功率元件14的清洗干净的玻纤板21放置在红胶表面，再将已经装配好功率元件19的散热器13通过所述通孔22放置在红胶表面。在此，因为玻纤板21已经配置引脚11，一般会放置在一个可对引脚11承托作用的载具23中。最后，将载具23放入烘箱加入，使红胶固化。在此，可选用固化温度为170℃左右的红胶，红胶的涂抹高度可为0.05mm。
经过本工序后，散热器13比电路布线层18高0.03±0.01mm，所述功率元件19比所述电路布线层18高0.1±0.02mm。
参照图侧视剖视图11（A）和俯视剖视图11（B），为一实施例中的，在所述电路布线层18、所述散热器13、所述功率元件19和所述非功率元件14间连接金属线15的工序。
根据通流能力需要，选择适当直径的铝线作为邦定线（金属线15），对于用于信号控制的集成电路，也可考虑使用金线作为邦定线。在本实施例中，全部选择铝线。一般来说，对与功率元件19的邦定使用350μm～400μm的铝线，对与非功率元件14的邦定使用38μm～200μm的铝线，对与散热器13的邦定使用350μm～400μm的铝线。
因为散热器13和功率元件19与电路布线层18的高度差非常小，与（式1）中N相比可以忽略，散热器13和功率元件19与电路布线层18间的距离由N决定，即3mm（毫米）。因为邦线高度差小，邦线距离短，使用一般的国产铝线邦线机就能完成此工序的工作。
参考剖面图12，在优选的实施例中，混合集成电路模块的制造方法还包括将所述基板中除与覆盖有所述绝缘层相对的表面外的所有表面密封的工序。
在无氧环境中对基板16进行烘烤，烘烤时间不应小于2小时，烘烤温度和选择125℃。将配置好引脚11的基板16搬送到模型44及45。通过使引脚11的特定部分与固定装置46接触，进行基板16的定位。合模时，在形成于模具50内部的模腔中放置基板16，然后由浇口53注入密封树脂。进行密封的方法可采用使用热硬性树脂的传递模模制或使用热硬性树脂的注入模模制。而且，对应自浇口53注入的密封树脂模腔内部的气体通过排气口54排放到外部。
在此，基板16的背面紧贴在下模45上，但仍会有少量所述密封树脂进入到基板16的背面和下模45之间。因此，在脱模后，需要进行激光蚀刻或者研磨，将残留在基板16背面的少量密封树脂去除，使基板16的背面从密封树脂露出，而基板16的背面以外部分被密封树脂密封。
在优选的实施例中，混合集成电路模块的制造方法还包括进行引脚11切筋成型并进行模块功能测试的工序，上述的混合集成电路模块10经由此工序作为制品完成。
在前工序即传递模模装工序使除引脚11以外的其他部分都被树脂密封。本工序根据使用的长度和形状需要，将外部引脚11的一部分切断，有时还会折弯成一定形状，便于后续装配。然后将混合集成电路模块10放入测试设备中，进行常规的电参数测试，一般包括绝缘耐压、静态功耗、迟延时间等测试项目，测试合格者为成品。
利用上述工序，完成图2所示的智能功率模块10。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (6)

1.一种混合集成电路模块，其特征在于，包括：
其中一表面覆盖有绝缘层的基板；
于所述绝缘层的表面设置的玻纤板，其中，该玻纤板于预设位置开设有通孔；
于所述绝缘层相对所述通孔的表面位置设置有穿出该通孔并外露于所述玻纤板表面的散热器；
于所述玻纤板表面形成的电路布线层；
配设于所述散热器上的功率元件和配设于所述电路布线层相应位置的非功率元件；
用于连接所述电路布线层、所述散热器、所述功率元件和所述非功率元件的金属线。
2.如权利要求1所述的混合集成电路模块，其特征在于，还包括引脚，所述电路布线层包括靠近所述基板的表面边缘的引脚焊盘，所述引脚与所述引脚焊盘连接并自所述基板向外延伸。
3.如权利要求1或2所述的混合集成电路模块，其特征在于，还包括密封层，所述密封层包覆于所述基板中覆盖有所述绝缘层相对的表面区域以外的所有表面。
4.如权利要求1或2所述的混合集成电路模块，其特征在于，所述功率器件为IGBT管、高压MOSFET管或高压FRD管。
5.如权利要求1或2所述的混合集成电路模块，其特征在于，所述散热器设置有所述功率元件的表面与所述电路布线层的表面的垂直高度差为0.03±0.01mm，所述功率元件与所述散热器相对的表面与电路布线层的表面的垂直高度差为0.1±0.02mm。
6.如权利要求1或2所述的混合集成电路模块，其特征在于，所述电路布线层与所述散热器和所述功率元件间连接的金属线的直径取值范围为：350μm～400μm；所述电路布线层与所述非功率元件间连接的所述金属线的直径取值范围为：38μm～200μm。
CN201320517907.6U 2013-08-22 2013-08-22 混合集成电路模块 Withdrawn - After Issue CN203456439U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201320517907.6U CN203456439U (zh) 2013-08-22 2013-08-22 混合集成电路模块

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201320517907.6U CN203456439U (zh) 2013-08-22 2013-08-22 混合集成电路模块

Publications (1)

Publication Number Publication Date
CN203456439U true CN203456439U (zh) 2014-02-26

Family

ID=50136297

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201320517907.6U Withdrawn - After Issue CN203456439U (zh) 2013-08-22 2013-08-22 混合集成电路模块

Country Status (1)

Country Link
CN (1) CN203456439U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104112719B (zh) * 2013-08-22 2017-02-08 广东美的制冷设备有限公司 混合集成电路模块及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104112719B (zh) * 2013-08-22 2017-02-08 广东美的制冷设备有限公司 混合集成电路模块及其制造方法

Similar Documents

Publication Publication Date Title
CN104112719B (zh) 混合集成电路模块及其制造方法
EP2955748B1 (en) Semiconductor device and method for manufacturing same
CN104112730A (zh) 智能功率模块及其制造方法
CN106024651A (zh) 一种智能功率模块及其制造方法
CN106601691A (zh) 智能功率模块、智能功率模块的制备方法及电力电子设备
CN104303299A (zh) 半导体装置的制造方法及半导体装置
CN206116377U (zh) 一种智能功率模块
WO2018018847A1 (zh) 一种智能功率模块及其制造方法
CN106098652A (zh) 一种智能功率模块及其制造方法
CN104112728B (zh) 器件安装结构和集成电路模块
CN203481218U (zh) 智能功率模块
CN203456439U (zh) 混合集成电路模块
CN104795378A (zh) 智能功率模块及其制造方法
CN203312284U (zh) 智能功率模块
CN206497888U (zh) 智能功率模块及电力电子设备
CN106024652A (zh) 一种智能功率模块及其制造方法
CN106298698A (zh) 一种智能功率模块及其制造方法
CN205881892U (zh) 一种智能功率模块
CN216413057U (zh) 半导体电路
WO2018090470A1 (zh) 智能功率模块及其制造方法
CN106920793B (zh) 智能功率模块、智能功率模块的制备方法和用电设备
CN109599377A (zh) 功率模块及其封装方法
CN203456451U (zh) 集成电路模块
CN205900526U (zh) 一种智能功率模块
CN104112732A (zh) 集成电路模块及其制造方法

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
AV01 Patent right actively abandoned
AV01 Patent right actively abandoned
AV01 Patent right actively abandoned

Granted publication date: 20140226

Effective date of abandoning: 20170208

AV01 Patent right actively abandoned

Granted publication date: 20140226

Effective date of abandoning: 20170208