CN203289404U - 一种驱动高容性负载的cmos缓冲器电路 - Google Patents
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Abstract
本实用新型公开了一种驱动高容性负载的CMOS缓冲器电路，主要应用于高精度信号处理系统，包括第一级运算放大器，压控电流源，第二级运算放大器，所述第一级运算放大器的正向输入端接输入信号，所述第一级运算放大器输出端与所述的压控电流源输出端和第二级运算放大器输入端相连接；所述第二级运算放大器的输出端与所述第一级运算放大器的反向输入端相连接。本实用新型取得的积极效果是：电路结构简单、高性能、能够驱动高容性负载，成本低，易于大范围的推广。
Description
技术领域
本实用新型涉及一种CMOS缓冲器电路，特别涉及到应用于高精度信号处理系统，属于集成电路领域。
背景技术
缓冲器作为集成电路中常见的电路单元，在各类模拟系统和混合系统中应用广泛。缓冲器由一运算放大器反向输入端与其输出端短接构成，在电路系统中用于阻抗变换及提高前级电路的驱动能力。缓冲器最重要的两个特性，一个是缓冲器的环路增益，其决定了缓冲器的精度；另一个是缓冲器环路的稳定性，一般来说这两个特性存在折衷的关系。在一些应用场合，缓冲器需要驱动一个大电容，例如100pF，此时既要求缓冲器要有足够大的环路增益又要保证缓冲器的频率稳定性，而要同时实现这两个指标比较困难。
传统的缓冲器电路主体由一两级运算放大器构成，通常采用密勒补偿的方法进行频率补偿，通过利用连接在第一级运算放大器输出端与第二级运算放大器输出端之间的密勒电容将主极点置于第一级运算放大器输出端。而当缓冲器输出端负载电容远大于密勒电容时，缓冲器输出端的极点将处在低频区，而当主极点与输出端极点距离太近时，缓冲器的环路稳定性很难保证，所以采用该结构运放的缓冲器无法驱动大电容。另外若缓冲器主体采用单级运放，例如折叠式共源共栅放大器，当利用其驱动大电容时，缓冲器的环路稳定性可以保证，但其环路增益只有约60dB左右，在高精度应用场合并不适用。另外还有其他运放结构可以构成高环路增益，驱动大负载电容的缓冲器，但一般结构复杂，应用不便。
发明内容
针对现有技术的缺陷，本实用新型提出了一种电路结构简单、高性能、驱动高容性负载的CMOS缓冲器电路。
为解决上述技术问题，本实用新型采用的技术方案是：一种驱动高容性负载的CMOS缓冲器电路，包括第一级运算放大器，压控电流源，第二级运算放大器，
所述第一级运算放大器的正向输入端接输入信号，所述第一级运算放大器输出端与所述的压控电流源输出端和第二级运算放大器输入端相连接；
所述第二级运算放大器的输出端与所述第一级运算放大器的反向输入端相连接。
作为优选方案，所述压控电流源为两个，所述压控电流源与第一级运算放大器相连接，以平衡第一级运算放大器的差分对管电流。
优选地，所述第一级运算放大器为五管差分运算放大器。
优选地，所述第二级运算放大器为一共源共栅放大器，其负载为一电流源，以获得高增益。由于所述的缓冲器用于驱动高容性负载，通过利用所述的压控电流源模块及大电容负载，缓冲器电路可以保证很好的环路稳定性。
本实用新型取得的积极效果是：电路结构简单、高性能、能够驱动高容性负载，成本低，易于大范围的推广。
附图说明
图1为本实用新型电路结构原理图。
图2为本实用新型的优选的一种实施例图。
具体实施方式
以下结合具体实施例和图2对本实用新型进行进一步解释说明。
如图2所示，所述的一种驱动高容性负载的CMOS缓冲器电路包括第一级运算放大器1，压控电流源模块2和3，第二级运算放大器4。所述的压控电流源模块包括第一压控电流源2与第二压控电流源3。
本实用新型实施例的具体电路连接关系如下：电源正极为VDD,电源负极为VSS。Vin为缓冲器的输入端，Vin与第一晶体管M1的栅极相连接，第二晶体管M2的栅极与输出节点Vout相连。第一晶体管M1的源级与第二晶体管M2的源级相连接于第一节点D1，第一电流源i1的一端连接于第一节点D1，另一端接电源正级VDD。第三晶体管M3与第四晶体管M4的源级均接电源负极VSS，第四晶体管M4的栅极与漏极相连并且与第二晶体管M2的漏极及第三晶体管M3的栅极相连于第二节点D2，第三晶体管M3的漏极与第一晶体管M1的漏极相连于第三节点D3。第五晶体管M5的源级接电源负极VSS，其栅极与第二节点D2相连接，其漏极与第六晶体管M6的源级相连接。第六晶体管M6的栅极与漏极相连并且与第二电流源i2的一端相连接于第四节点D4。第二电流源i2的另一端接电源电源VDD。第七晶体管M7与第八晶体管M8的栅极相连接于第四节点D4，二者漏极均接电源电源VDD。第七晶体管M7的源级与第二节点D2相连接，第八晶体管M8的源级与第三节点D3相连接。第九晶体管M9的源级接电源负极VSS,其栅极与第三节点D3相连接，其漏极与第十晶体管M10的源级相连接。第十晶体管M10的栅极接偏置电压VBIAS，其漏级与电流源i3的一端相连接于输出节点Vout，电流镜i3另一端接电源正极VDD。所述的第一，第二晶体管衬底与各自的源级相连接，其余的晶体管衬底都接电源负极VSS。
如图2所示，第五晶体管M5、第六晶体管M6及第二电流镜i2构成一个共源级，其输入端接第二节点D2，其输出端分别与第七晶体管M7的栅极及第八晶体管M8的栅极相连接，构成两个共漏极，构成压控电流源模块。这样，从第二节点D2到第七晶体管M7构成第一压控电流源2，从第二节点D2到第八晶体管M8构成第二压控电流源3。当缓冲器输出端电压变化时，压控电流源模块可以迅速响应输出端的变化，提高缓冲器的响应速度，保证了缓冲器的稳定性。
如例图2所示，为了保证缓冲器环路的稳定性，所述的一种驱动高容性负载的CMOS缓冲器电路利用所述的压控电流源模块及缓冲器输出端连接的大电容负载进行频率补偿。由于容性负载电容值较大，缓冲器环路的主极点位于缓冲器的输出节点Vout，次极点位于第一级运算放大器1的输出端，即第三节点D3。由于所述的压控电流源模块的作用，使得第一级运算放大器1输出端的对地电阻大大减小，从而使该节点的极点处在高频区，使其成为次极点，从而保证了缓冲器环路的稳定性。
以上实施例仅为本实用新型的基本实施例，但并非本实用新型覆盖内容的全部，一切在本实用新型精神范围以内所做的等同变换，都将在本实用新型保护范围以内。
Claims (4)
1.一种驱动高容性负载的CMOS缓冲器电路，包括第一级运算放大器，压控电流源，第二级运算放大器，其特征在于：所述第一级运算放大器的正向输入端接输入信号，所述第一级运算放大器输出端与所述的压控电流源输出端和第二级运算放大器输入端相连接；所述第二级运算放大器的输出端与所述第一级运算放大器的反向输入端相连接。
2.根据权利要求1所述的CMOS缓冲器电路，其特征在于：所述压控电流源为两个，所述压控电流源与第一级运算放大器相连接，以平衡第一级运算放大器的差分对管电流。
3.根据权利要求1所述的CMOS缓冲器电路，其特征在于：所述第一级运算放大器为五管差分运算放大器。
4.根据权利要求1所述的CMOS缓冲器电路，其特征在于：所述第二级运算放大器为一共源共栅放大器，其负载为一电流源，以获得高增益。
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| CN2013203053514U CN203289404U (zh) | 2013-05-30 | 2013-05-30 | 一种驱动高容性负载的cmos缓冲器电路 |
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|---|---|---|---|---|
| CN103326710A (zh) * | 2013-05-30 | 2013-09-25 | 湘潭芯力特电子科技有限公司 | 一种驱动高容性负载的cmos缓冲器电路 |
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