CN203225736U

CN203225736U - 一种捷变频率综合器

Info

Publication number: CN203225736U
Application number: CN 201320142095
Authority: CN
Inventors: 王金花
Original assignee: Beijing Jingwei Hirain Tech Co Ltd
Current assignee: Beijing Jingwei Hirain Tech Co Ltd
Priority date: 2013-03-26
Filing date: 2013-03-26
Publication date: 2013-10-02
Anticipated expiration: 2023-03-26

Abstract

本申请公开了一种捷变频率综合器，包括鉴相器、环路滤波器、压控振荡器、第一直接数字频率合成器DDS1和第二直接数字频率合成器DDS2；所述DDS1内置有第一累加器，所述DDS2内置有第二累加器；第一累加器与第二累加器的位数相同；鉴相器的输出端口与环路滤波器的输入端口连接，环路滤波器的输出端口与压控振荡器的调制电压端口连接；所述DDS1分别与压控振荡器的耦合输出口和鉴相器的鉴相端口连接，压控振荡器的主通道输出口与所述DDS2的参考输入口连接。本申请通过在反馈回路中设置DDS1，抵消捷变频率综合器主电路DDS2引起的模拟信号中的小数位1/2^N，实现捷变频率综合器的整数频点输出，解决了现有技术的问题。

Description

一种捷变频率综合器

技术领域

本申请涉及射频电路技术领域，尤其涉及一种捷变频率综合器。

背景技术

通常不同应用场所或同一应用场所的不同时段，无线设备遇到的干扰频率不同，故无线设备需要通过频率捷变技术快速改变选用频道，以有效避开这些干扰频率。频率捷变技术，即快速改变无线频率的技术，其技术核心为快速产生频率捷变所需频率的模拟信号的捷变频率综合器。

现有捷变频率综合器的结构如图1所示，鉴相器101、环路滤波器102、压控振荡器（VCO）103和直接数字频率合成器（DDS）104依次连接；压控振荡器103输出的射频信号f_VCO反馈至鉴相器101的鉴相端口，鉴相器101将f_VCO与其参考端口的参考信号f_ref进行比较，输出的电压信号经环路滤波器102滤波后输入压控振荡器103的调制电压端口（V-tune），压控振荡器103根据电压调制端口的电压信号得到相应频率的射频信号f_VCO，并分别输出至鉴相器101和直接数字频率合成器104；直接数字频率合成器104以f_VCO为参考源，产生频率捷变所需频率的模拟信号f_out（即该捷变频率综合器的输出信号）。

上述捷变频率综合器的缺点在于，无论f_VCO如何变化，捷变频率综合器的输出信号f_out总会存在小数频点，无法输出整数频点，无法应用于对频率精度要求高的设备或系统。

实用新型内容

有鉴于此，本申请目的在于提供一种捷变频率综合器，以解决现有捷变频率综合器无法输出整数频点的问题。

为实现上述目的，本申请提供如下技术方案：

一种捷变频率综合器，包括：锁相环和第二直接数字频率合成器；所述锁相环包括鉴相器、环路滤波器、压控振荡器和第一直接数字频率合成器；所述第一直接数字频率合成器内置有第一累加器，所述第二直接数字频率合成器内置有第二累加器；所述第一累加器与所述第二累加器的位数相同；其中，

所述鉴相器的参考端口接入参考信号；

所述鉴相器的输出端口与所述环路滤波器的输入端口连接，所述环路滤波器的输出端口与所述压控振荡器的调制电压端口连接；

所述压控振荡器的耦合输出口与所述第一直接数字频率合成器的参考输入口连接，所述压控振荡器的主通道输出口与所述第二直接数字频率合成器的参考输入口连接；

所述第一直接数字频率合成器的输出端口与所述鉴相器的鉴相端口连接；

所述第二直接数字频率合成器的输出端口作为所述捷变频率综合器的输出口。

优选地，所述参考信号的频率为100MHz，所述鉴相器内置有生成所述参考信号的十分频器。

优选地，所述鉴相器采用ADF4002芯片。

优选地，所述第一累加器和第二累加器的位数均为32位。

从上述的技术方案可以看出，本申请由锁相环和第二直接数字频率合成器组成，通过在锁相环的反馈回路中设置与第二直接数字频率合成器的累加器位数相同的第一直接数字频率合成器，来抵消捷变频率综合器输出的模拟信号中的小数位1/2^N，从而实现捷变频率综合器的整数频点输出，满足了高精度设备或系统的频率捷变要求，解决了现有技术的问题。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中捷变频率综合器的结构图；

图2为本申请实施例提供的捷变频率综合器的结构图。

具体实施方式

为了引用和清楚起见，下文中使用的技术名词、简写或缩写总结如下：

DDS：Direct Digital Synthesizer，直接数字频率合成器；

VCO：Voltage-Controlled Oscillator，压控振荡器。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例公开了一种捷变频率综合器，以解决现有捷变频率综合器无法输出整数频点的问题。

申请人研究发现，现有捷变频率综合器的输出信号f_out与输入信号f_ref之间的函数关系为：f_out=(FTW/2^N)×f_ref（FTW为直接数字频率合成器104的频率控制字，N为内置于直接数字频率合成器104中累加器的位数），因此，无论FTW如何变化，捷变频率综合器的输出信号f_out的频率总会存在小数位1/2^N。

参照图2，本申请实施例提供的捷变频率综合器，包括：锁相环210和第二直接数字频率合成器220（即DDS2）。其中，锁相环210由鉴相器211、环路滤波器212、压控振荡器213（即VCO）和第一直接数字频率合成器214（即DDS1）组成。

鉴相器211的输出端口与环路滤波器212的输入端口连接，环路滤波器212的输出端口与压控振荡器213的调制电压端口连接。压控振荡器213的耦合输出口与第一直接数字频率合成器214的参考输入口连接，压控振荡器213的主通道输出口与第二直接数字频率合成器220的参考输入口连接。第一直接数字频率合成器214的输出端口与鉴相器211的鉴相端口连接；第二直接数字频率合成器220的输出端口作为该捷变频率综合器的输出口。

第一直接数字频率合成器214内置有第一累加器，第二直接数字频率合成器220内置有第二累加器；且第一累加器与第二累加器的位数相同。

上述捷变频率综合器的工作过程如下：鉴相器211通过参考端口接收参考信号f_ref，通过鉴相端口接收鉴相信号，并将f_ref与鉴相信号进行比较，输出电压信号u(t)；该电压信号u(t)经过环路滤波器212滤波后，输入压控振荡器213的调制电压端口，作为压控振荡器213的调制电压；压控振荡器213在该调制电压的控制下，生成相应频率的射频信号f_VCO；一方面，射频信号f_VCO由压控振荡器213的耦合输出口输送至第一直接数字频率合成器214，经第一直接数字频率合成器214频率合成后作为鉴相信号输入鉴相器211的鉴相端口；另一方面，射频信号f_VCO由压控振荡器213的主通道输出口输入第二直接数字频率合成器220，经过频率合成，得到满足频率捷变要求的模拟信号f_out。

假设第一累加器和第二累加器的位数均为N（N为整数），第一直接数字频率合成器214的频率控制字为FTW，第二直接数字频率合成器220的频率控制字为A。FTW和A均为介于0至（2^N-1-1）之间的整数。上述捷变频率综合器的工作原理如下：

根据锁相环工作原理，本实施例中的第一直接数字频率合成器214相当于2^N/A分频器，故，上述锁相环210的输出信号f_VCO与输入信号f_ref之间的函数关系为：

f_VCO=f_ref×2^N/A（公式一）。

根据DDS的工作原理，第二直接数字频率合成器220的输出信号f_out与输入信号f_VCO之间的函数的关系为：

f_out=(FTW/2^N)×f_VCO（公式二）。

根据上述公式一和公式二可知，本实施例提供的捷变频率综合器产生的模拟信号f_out与参考信号f_ref之间的函数关系为：

f_out=(FTW/2^N)×(f_ref×2^N/A)=f_ref×FTW/A（公式三）。

由公式三可知，只要保证参考信号的频率为整数，且FTW/A为整数，即可使本捷变频率综合器输出的模拟信号f_out的频率为整数。

由上述结构及工作原理可知，本申请实施例由锁相环和第二直接数字频率合成器组成，通过在锁相环的反馈回路中设置与第二直接数字频率合成器的位数相同的第一直接数字频率合成器，来抵消捷变频率综合器输出的模拟信号中的小数位1/2^N，从而实现捷变频率综合器的整数频点输出，满足了高精度设备或系统的频率捷变要求，解决了现有技术的问题。

具体的，上述实施例中，鉴相器210可采用ADF4002芯片。第一累加器和第二累加器的位数均可为32位，即公式一～公式三中的N为32，FTW和A均为介于0～（2³¹-1）之间的整数。参考信号的频率可为100MHz，该参考信号可通过十分频器（该十分频器可独立设置，亦内置于鉴相器210中）对1GHz的点频源进行分频得到。若采用现有捷变频率综合器，输出的模拟信号频率中必然存在小数位1/2³²≈0.23Hz。而采用本实施例提供的捷变频率综合器，第一直接数字频率合成器214可抵消第二直接数字频率合成器产生的小数位，得到的模拟信号频率1.008GHz，即小数位仅为0.008GHz。显然，本实施例提供的捷变频率综合器输出信号的频率更接近整数，精度大大提高。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

1.一种捷变频率综合器，其特征在于，包括：锁相环和第二直接数字频率合成器；所述锁相环包括鉴相器、环路滤波器、压控振荡器和第一直接数字频率合成器；所述第一直接数字频率合成器内置有第一累加器，所述第二直接数字频率合成器内置有第二累加器；所述第一累加器与所述第二累加器的位数相同；其中，

所述鉴相器的参考端口接入参考信号；

2.根据权利要求1所述的捷变频率综合器，其特征在于，所述参考信号的频率为100MHz，所述鉴相器内置有生成所述参考信号的十分频器。

3.根据权利要求1或2所述的捷变频率综合器，其特征在于，所述鉴相器采用ADF4002芯片。

4.根据权利要求1所述的捷变频率综合器，其特征在于，所述第一累加器和第二累加器的位数均为32位。