CN203179554U

CN203179554U - 存储设备的保护电路

Info

Publication number: CN203179554U
Application number: CN 201220721099
Authority: CN
Inventors: 管华军; 陈文华; 刘建忠
Original assignee: Leadcore Technology Co Ltd
Current assignee: Shanghai Li Ke Semiconductor Technology Co ltd
Priority date: 2012-12-24
Filing date: 2012-12-24
Publication date: 2013-09-04
Anticipated expiration: 2022-12-24

Abstract

本实用新型涉及电子器件，公开了一种存储设备的保护电路。本实用新型中，比较器的第一输入端与存储设备的电源电压相连，第二输入端输入由参考电压生成模块生成一个参考电压。比较器比较两个输入端的电压大小，在第一输入端电压大于第二输入端电压时，控制与存储设备的WP管脚相连的输出端，输出高电平；在第一输入端电压小于或等于第二输入端电压时，控制输出端输出低电平。使得在NAND FLASH电源电压低于门限值时，通过比较器立刻将WP信号拉低，实现规避NAND FLASH电源电压不稳时的误操作，破坏NAND FLASH内数据。

Description

存储设备的保护电路

技术领域

本实用新型涉及电子器件，特别涉及电子器件中的存储设备。

背景技术

目前的手持产品，广泛使用NAND FLASH（采用NAND非易失闪存技术的闪存）作为掉电不丢失的存储设备。NAND FLASH上有写保护信号（WP）管脚，在WP管脚为低有效时，不能对NAND FLASH进行写操作。

目前，手持产品的传统WP保护电路图有如图1和如图2两种方式：

在图1所示的方式中，PMIC（电源管理集成电路）的系统复位信号RST管脚与WP管脚相连，即写保护信号是利用的PMIC的系统复位信号RST来实现。系统异常掉电时，PMIC检测到输入电压VBAT低于门限值，会将复位信号拉低，从而使得WP信号被拉低保护。

在图2所示的方式中，直接把nandwp保护信号做在控制器（NFC）内，由控制器发出保护信号，将nandwp信号拉低，达到保护的目的。

然而，在如图1所示的保护方案中，PMIC的RST拉低具有一定下降时间，通常为几百个微秒，这就可能导致NAND FLASH的VCC（电源电压）已经处于不稳定状态，而RST信号还没有下降到NAND FLASH的WP保护信号低电平判决门限以下，从而不能有效保护NAND FLASH的写过程。

在如图2所示的保护方案中，因WP信号是由CPU内NAND控制器（NFC）产生，当CPU的VCC异常时，由该VCC供电的NAND控制器本身也可能异常，从而导致WP信号异常，从而无法达到保护的作用。

实用新型内容

本实用新型的目的在于提供一种存储设备的保护电路，使得WP信号在该存储设备的电源电压低于某一门限值Vth时，立刻被可靠拉低，从而解决了电压不稳时，误写操作损坏NAND FLASH内数据的问题。

为解决上述技术问题，本实用新型提供了一种存储设备的保护电路，包含：比较器和参考电压生成模块；

其中，所述比较器的输出端与存储设备的写保护信号WP管脚相连；

所述比较器的第一输入端与所述存储设备的电源电压相连；

所述比较器的第二输入端与所述参考电压生成模块相连，该参考电压生成模块将生成的参考电压输入到所述第二输入端；其中，所述生成的参考电压小于所述存储设备正常工作时的电源电压；

所述比较器在所述第一输入端的电压大于所述第二输入端的电压时，控制所述输出端输出高电平；在所述第一输入端的电压小于或等于所述第二输入端的电压时，控制所述输出端输出低电平。

本实用新型实施方式相对于现有技术而言，比较器的第一输入端与存储设备的电源电压相连，第二输入端输入由参考电压生成模块生成一个参考电压。比较器比较两个输入端的电压大小，在第一输入端电压大于第二输入端电压时，控制与存储设备的WP管脚相连的输出端，输出高电平；在第一输入端电压小于或等于第二输入端电压时，控制输出端输出低电平。由于第二输入端的电压由参考电压生成模块提供，而非直接由PMIC的LDO（低压差线性稳压器）管脚提供，因此，在系统异常掉电时（LDO管脚提供的电压V1迅速跌落至参考电压之下），仍能通过比较器的正常工作，及时将存储设备（如NAND FLASH）的WP管脚拉低，从而起到对NAND FLASH的写保护。即在NAND FLASH电源电压低于门限值（生成的参考电压）时，通过比较器立刻将WP信号拉低，实现规避NAND FLASH电源电压不稳时的误操作，破坏NAND FLASH内数据。

另外，参考电压生成模块包含：第一电容、第一电阻和第二电阻。其中，第一电阻的一端接所述参考电压生成模块的电源电压，另一端接所述第二电阻的一端，所述第二电阻的另一端接地；所述参考电压生成模块的电源电压经所述第一电阻和第二电阻分压后生成参考电压，输入到所述比较器的第二输入端；所述第一电容的一端接地，另一端与所述比较器的第二输入端相连。实现简单，由于第一电容的作用，可保证参考电压生成模块在掉电后的一段时间内仍能继续工作，为比较器输出稳定的参考电压。

另外，第一电阻和第二电阻均为可调电阻，使得参考电压生成模块可通过调整R1、R2的分压比例，调整生成的参考电压。

另外，该存储设备的保护电路还包含第二电容，该第二电容的一端接地，另一端与所述比较器的电源电压相连。进一步保证了比较器在系统掉电后的的一段时间内仍能继续工作。

附图说明

图1是根据现有技术中的一种传统WP保护电路示意图；

图2是根据现有技术中的另一种传统WP保护电路示意图；

图3是根据本实用新型第一实施方式的存储设备的保护电路结构示意图；

图4是根据本实用新型第二实施方式的存储设备的保护电路结构示意图；

图5是根据本实用新型第二实施方式中的系统异常掉电时WP信号拉低的时序图；

图6是图5中的B处放大时序图；

图7是根据本实用新型第三实施方式的存储设备的保护电路结构示意图；

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本实用新型各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

本实用新型的第一实施方式涉及一种存储设备的保护电路，具体结构如图3所示，包含：比较器和参考电压生成模块。存储设备（如NAND FLASH）的电源电压V1（VCC）仍由PMIC的LDO管脚提供。

其中，比较器的输出端Vout与存储设备的写保护信号WP管脚相连；比较器的第一输入端（IN+）与存储设备的电源电压相连；比较器的第二输入端（IN-）与参考电压生成模块相连，该参考电压生成模块将生成的参考电压（Vth）输入到第二输入端。其中，生成的参考电压小于存储设备正常工作时的电源电压。该参考电压生成模块的电源电压为V2。

比较器在第一输入端的电压（Vin+）大于第二输入端的电压（Vin-）时，控制输出端输出高电平；在第一输入端的电压（Vin+）小于或等于第二输入端的电压（Vin-）时，控制输出端输出低电平。

由于第二输入端的电压由参考电压生成模块提供，而非直接由PMIC的LDO管脚提供，因此，在系统异常掉电时（LDO管脚提供的电压V1迅速跌落至参考电压之下），仍能通过比较器的正常工作，及时将存储设备（如NANDFLASH）的WP管脚拉低，从而起到对NAND FLASH的写保护。即在NAND FLASH电源电压低于门限值（生成的参考电压）时，通过比较器立刻将WP信号拉低，实现规避NAND FLASH电源电压不稳时的误操作，破坏NAND FLASH内数据。

另外，在本实施方式中，该存储设备的保护电路还包含电容C2，该电容C2的一端接地，另一端与比较器的电源电压V3相连。进一步保证了比较器在系统掉电后的的一段时间内仍能继续工作。

本实用新型的第二实施方式涉及一种存储设备的保护电路。第二实施方式在第一实施方式的基础上进行了细化。

具体地说，仍以存储设备为NAND FLASH为例，本实施方式中的参考电压生成模块包含：第一电容C1、第一电阻R1和第二电阻R2。

如图4所示，第一电阻R1的一端接参考电压生成模块的电源电压V2，另一端接第二电阻R2的一端，R2的另一端接地；参考电压生成模块的电源电压V3经R1和R2分压后生成参考电压（Vth），输入到比较器的第二输入端；C1的一端接地，另一端与比较器的第二输入端相连。

也就是说，本实施方式较传统电路而言，从器件上会增加一个比较器、三个电阻和两个电容（如图4所示）。PMIC通过V1给NAND FLASH供电。电源V2通过R1、R2分压得到参考点电压，这个电压就是NAND FLASH电源异常掉电需要保护的电压值Vth，电源电压需满足V2>vin-，vin+>vin-。V3给比较器供电，V3的电压值应该在比较器要求的工作电压范围内。比较器需选择vin+<vin-，Vout输出低的。如果V1能够满足V2或V3的电源要求，也可以用V1直接给V2或V3供电。也就是说，参考电压生成模块和存储设备的电源电压可为同一电压，比较器和存储设备的电源电压也可为同一电压。工作过程如下：

系统上电时，V1、V2、V3中任何一个电源没有拉高，保护电路都不能正常工作。当电源工作正常时，由于vin+>vin-，Vout电压随V1拉高。

系统正常工作时，V1、V2、V3电源正常工作，由于vin+>vin-，Vout电压为高。

系统异常掉电时，V1、V2、V3快速掉电，由于电容C1、C2的储能作用，保护电路在掉电后的一段时间内仍能继续工作，且比较点处电压vin-保持不变。V1快速掉电使得vin+处电压很快跌落至vin-以下，满足vin+<vin-，这时比较器会把Vout拉低，从而实现NAND FLASH的保护。

由于比较器正常工作时耗电都是几个微安，Vin-需要的电流也很小，可以把R1、R2的阻值选取的尽量大（如100K欧姆至1M欧姆），C1和C2的电容量取值范围为4uF至5uF，如C1、C2选取4.7uF左右，所以这个电路几乎不会对系统功耗造成影响。而电源V1、V2、V3在系统未开机时不会工作，所以这个电路也不会影响系统关机漏电流。在系统异常掉电时，所有的电源电压值都处于一个不稳定状态，本实施方式也能很好的实现系统异常掉电时对NAND FLASH的WP信号的可靠保护。

值得一提的是，在本实施方式中，第一电阻和第二电阻均为可调电阻使得参考电压生成模块可通过调整R1、R2的分压比例，调整生成的参考电压，即可以设置NAND FLASH电源保护门限的参考电压。

本实施方式的保护电路在异常掉电时，V1(VCC)跌落过程中，从侦测到V1(VCC)电压低于Vth，到将WP信号拉低的时序图见图5及图6。在B处放大后的时序图如图6所示。

从时序图上可以看出，因为V1上有电容及芯片本身的电容效应，V1下降会有一定的时间tv1，tv1的值根据经验及实测验证得到其范围在300微秒左右。根据NAND FLASH自身的特性，NAND FLASH操作一个PAGE进行编程需要200微秒左右的时间，如果系统掉电时WP信号没有被及时拉低， V1电压的不稳定就可能使得NAND FLASH内一个甚至多个PAGE数据被损坏，可能将导致系统无法开机的严重错误。

而从图5、图6中可以看出，由于比较器的输出能够在系统异常掉电达到比较器门限电压后约twp的时间内拉低，目前的快速比较器的响应时间twp都在纳秒级别。WP信号被拉低后NAND FLASH就不会再进行PAGE的编程操作，从而保证了系统异常掉电时不会对NAND内的数据进行误操作，这样就能很好的保护了NAND FLASH在掉电时不被损坏。

本实用新型的第三实施方式涉及一种存储设备的保护电路。第三实施方式与第二实施方式基本相同，主要区别之处在于，在第二实施方式中，比较器本身就可以输出低电平和高电平。而在本实施方式中，比较器只能输出低电平，高状态是需要外部上拉实现。

因此，在本实施方式中，存储设备的保护电路还包含第三电阻R3。该R3的一端接存储设备的电源电压，另一端接存储设备的WP管脚，如图7所示。在该比较器只能输出低电平的情况下，通过R3的上拉作用，等效该比较器在第一输入端的电压大于第二输入端的电压时，控制输出端输出高电平。

本领域的普通技术人员可以理解，上述各实施方式是实现本实用新型的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本实用新型的精神和范围。

Claims

1.一种存储设备的保护电路，其特征在于，包含：比较器和参考电压生成模块；

所述比较器的第一输入端与所述存储设备的电源电压相连；

2.根据权利要求1所述的存储设备的保护电路，其特征在于，所述参考电压生成模块包含：第一电容、第一电阻和第二电阻；

所述第一电阻的一端接所述参考电压生成模块的电源电压，另一端接所述第二电阻的一端，所述第二电阻的另一端接地；

所述参考电压生成模块的电源电压经所述第一电阻和第二电阻分压后生成参考电压，输入到所述比较器的第二输入端；

所述第一电容的一端接地，另一端与所述比较器的第二输入端相连。

3.根据权利要求2所述的存储设备的保护电路，其特征在于，

所述第一电阻和第二电阻均为可调电阻。

4.根据权利要求1所述的存储设备的保护电路，其特征在于，还包含：第二电容；

所述第二电容的一端接地，另一端与所述比较器的电源电压相连。

5.根据权利要求2所述的存储设备的保护电路，其特征在于，

所述参考电压生成模块和所述存储设备的电源电压为同一电压。

6.根据权利要求2所述的存储设备的保护电路，其特征在于，

所述第一电阻的阻值范围为100K欧姆至1M欧姆；

所述第二电阻的阻值范围为100K欧姆至1M欧姆。

7.根据权利要求2所述的存储设备的保护电路，其特征在于，

所述第一电容的电容量取值范围为4uF至5uF。

8.根据权利要求4所述的存储设备的保护电路，其特征在于，

所述比较器和所述存储设备的电源电压为同一电压。

9.根据权利要求4所述的存储设备的保护电路，其特征在于，

所述第二电容的电容量取值范围为4uF至5uF。

10.根据权利要求1至9中任一项所述的存储设备的保护电路，其特征在于，还包含第三电阻；

所述第三电阻的一端接所述存储设备的电源电压，另一端接所述存储设备的WP管脚；

在所述比较器只能输出低电平的情况下，通过所述第三电阻的上拉作用，等效所述比较器在所述第一输入端的电压大于所述第二输入端的电压时，控制所述输出端输出高电平。

11.根据权利要求1至9中任一项所述的存储设备的保护电路，其特征在于，

所述存储设备的电源电压由电源管理集成电路PMIC的低压差线性稳压器LDO管脚提供。