CN203013736U - Mos管电阻器 - Google Patents

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李鹏
张亮
吴艳辉
陈丽
陈宁
谢雪松
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Abstract

本实用新型公开了一种MOS管电阻器，包括第一电阻端子、第二电阻端子、以及位于该第一电阻端子和第二电阻端子之间的单向导通电阻单元，该单向导通电阻单元包括第一PMOS管和第二PMOS管，该第一PMOS管的衬底引出极和该第二PMOS管的衬底引出极保持电位浮空。本实用新型的MOS管电阻器，结构简单，占用面积小，易于芯片集成。

Description

MOS管电阻器
技术领域
本实用新型涉及一种在集成电路芯片上利用MOS管实现大电阻的集成MOS管电阻器。
背景技术
目前，芯片上实现电阻的常用方法有两种，一种是用工艺厂商提供的电阻串联或并联实现；另一种是用多个工作在线性电阻区的MOS管串联或并联实现。当电阻值大于106~109Ω时两种方法都需要占用相当大的芯片面积，因此当电路设计中需要用到106~109Ω级或更大电阻时就无法集成在芯片内部，只能通过管脚引出在板级外挂大电阻，外挂大电阻虽然能解决芯片内部不能集成大电阻的问题，但是增加了芯片的封装成本。
实用新型内容
本实用新型的目的，在于解决现有的利用半导体器件电阻所存在的上述问题，从而提供了一种具有新型结构的MOS管电阻器。
在本实用新型的一个方面，该MOS管电阻器包括第一电阻端子、第二电阻端子、以及位于该第一电阻端子和第二电阻端子之间的单向导通电阻单元，该单向导通电阻单元包括第一PMOS管和第二PMOS管，其中，
该第一PMOS管的第一P掺杂区域引出极和该第一电阻端子相连接，该第一PMOS管的栅极和该第一PMOS管的第二P掺杂区域引出极相连接；
该第二PMOS管的第一P掺杂区域引出极和该第一PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的栅极和该第二PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的第二P掺杂区域引出极和该第二电阻端子相连接；
并且，该第一PMOS管的衬底引出极和该第二PMOS管的衬底引出极保持电位浮空。
优选地，该第一PMOS管的第一P掺杂区域引出极为该第一PMOS管的源极，该第一PMOS管的第二P掺杂区域引出极为该第一PMOS管的漏极，该第二PMOS管的第一P掺杂区域引出极为该第二PMOS管的源极，该第二PMOS管的第二P掺杂区域引出极为该第二PMOS管的漏极。
优选地，该第一PMOS管的第一P掺杂区域引出极为该第一PMOS管的漏极，该第一PMOS管的第二P掺杂区域引出极为该第一PMOS管的源极，该第二PMOS管的第一P掺杂区域引出极为该第二PMOS管的漏极，该第二PMOS管的第二P掺杂区域引出极为该第二PMOS管的源极。
在本实用新型的另一个方面，该MOS管电阻器括第一电阻端子、第二电阻端子、以及位于该第一电阻端子和第二电阻端子之间且相互并联的第一单向导通电阻单元以及第二单向导通电阻单元，该第一单向导通电阻单元包括第一PMOS管和第二PMOS管，该第二单向导通电阻单元包括第三PMOS管和第四PMOS管，其中，
该第一PMOS管的第一P掺杂区域引出极和该第一电阻端子相连接，该第一PMOS管的栅极和该第一PMOS管的第二P掺杂区域引出极相连接；
该第二PMOS管的第一P掺杂区域引出极和该第一PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的栅极和该第二PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的第二P掺杂区域引出极和该第二电阻端子相连接；
该第三PMOS管的第一P掺杂区域引出极和该第二电阻端子相连接，该第三PMOS管的栅极和该第三PMOS管的第二P掺杂区域引出极相连接；
该第四PMOS管的第一P掺杂区域引出极和该第三PMOS管的第二P掺杂区域引出极相连接，该第四PMOS管的栅极和该第四PMOS管的第二P掺杂区域引出极相连接，该第四PMOS管的第二P掺杂区域引出极和该第一电阻端子相连接；
并且，该第一PMOS管的衬底引出极、该第二PMOS管的衬底引出极、该第三PMOS管的衬底引出极和该第四PMOS管的衬底引出极保持电位浮空。
优选地，该第一PMOS管的第一P掺杂区域引出极为该第一PMOS管的源极，该第一PMOS管的第二P掺杂区域引出极为该第一PMOS管的漏极，该第二PMOS管的第一P掺杂区域引出极为该第二PMOS管的源极，该第二PMOS管的第二P掺杂区域引出极为该第二PMOS管的漏极，该第三PMOS管的第一P掺杂区域引出极为该第三PMOS管的源极，该第三PMOS管的第二P掺杂区域引出极为该第三PMOS管的漏极，该第四PMOS管的第一P掺杂区域引出极为该第四PMOS管的源极，该第四PMOS管的第二P掺杂区域引出极为该第四PMOS管的漏极。
优选地，该第一PMOS管的第一P掺杂区域引出极为该第一PMOS管的漏极，该第一PMOS管的第二P掺杂区域引出极为该第一PMOS管的源极，该第二PMOS管的第一P掺杂区域引出极为该第二PMOS管的漏极，该第二PMOS管的第二P掺杂区域引出极为该第二PMOS管的源极，该第三PMOS管的第一P掺杂区域引出极为该第三PMOS管的漏极，该第三PMOS管的第二P掺杂区域引出极为该第三PMOS管的源极，该第四PMOS管的第一P掺杂区域引出极为该第四PMOS管的漏极，该第四PMOS管的第二P掺杂区域引出极为该第四PMOS管的源极。
本实用新型的MOS管电阻器，采用利用PMOS管实现大电阻的电路结构，此结构利用工作在亚阈值导通区PMOS管实现大电阻，阻值可以达到109Ω数量级，并且结构简单，占用面积小，易于芯片集成。
附图说明
图1为本实用新型的MOS管电阻器在一个实施方式中的电路示意图；
图2为本实用新型的MOS管电阻器在另一个实施方式中的电路示意图；
图3为图1中电路在半导体器件的工艺结构示意图；
图4是本实用新型的MOS管电阻器的应用示意图。
具体实施方式
总体而言，本实用新型的MOS管电阻器，采用多个PMOS管连接成单向导通电阻，并且，在一优选的实施方式中，将两个单向导通电阻反向连接，从而构成可双向导通的具有大电阻值的电阻器。
具体地，参照图1，是本实用新型的MOS管电阻器在一个实施方式中的电路示意图。参照图3，是图1中所示的实施方式的半导体器件工艺结构示意图。该实施方式中实现的MOS管电阻器为单向导通电阻。具体地，如图所示，在该实施方式中，MOS管电阻器包括第一电阻端子IN、第二电阻端子OUT、以及位于第一电阻端子IN和第二电阻端子OUT之间的单向导通电阻单元，单向导通电阻单元包括第一PMOS管A和第二PMOS管B，其中，第一PMOS管A的第一P掺杂区域引出极和第一电阻端子IN相连接，该第一PMOS管A的栅极和第一PMOS管A的第二P掺杂区域引出极相连接；第二PMOS管B的第一P掺杂区域引出极和第一PMOS管A的第二P掺杂区域引出极相连接，第二PMOS管B的栅极和第二PMOS管B的第二P掺杂区域引出极相连接，第二PMOS管B的第二P掺杂区域引出极和第二电阻端子OUT相连接；并且，特别地，第一PMOS管A的衬底引出极（BULK）和该第二PMOS管B的衬底引出极（BULK）保持电位浮空。
在上述的连接配置中，第一PMOS管A和第二PMOS管B的第一P掺杂区域引出极可以是源极，也可以是漏极。相对应地，第一PMOS管A和第二PMOS管B的第一P掺杂区域引出极可以是漏极，也可以是源极。在如图1所示的电路中，第一PMOS管A的第一P掺杂区域引出极为其源极，第二P掺杂区域引出极为其漏极，第二PMOS管B的第一P掺杂区域引出极为其源极，第二P掺杂区域引出极为其漏极。在如图3所示的工艺结构中，第一PMOS管A的第一P掺杂区域引出极为其漏极D，第二P掺杂区域引出极为其源极S，第二PMOS管B的第一P掺杂区域引出极为其漏极D，第二P掺杂区域引出极为其源极S。
如图3所示，由N掺杂区引出的衬底引出极BULK保持电位浮空，即两个PMOS管的阱电位保持浮空，从而构成单向导通的浮阱电阻。
如图2所示，是本实用新型的MOS管的优选的实施方式的电路图。如上所述，图1中的MOS管电阻器仅为单向导通，因此，可利用两个该MOS管电阻器反向并联，从而可构成能够双向导通的MOS管电阻器结构。具体地，如图2所示，该种可双向导通的MOS管电阻器，包括第一电阻端子IN、第二电阻端子OUT、以及位于第一电阻端子IN和第二电阻端子OUT之间且相互并联的第一单向导通电阻单元以及第二单向导通电阻单元，第一单向导通电阻单元包括第一PMOS管A和第二PMOS管B，第二单向导通电阻单元包括第三PMOS管C和第四PMOS管D，其中，在第一单向导通电阻单元里，第一PMOS管A的第一P掺杂区域引出极和该第一电阻端子相连接，其栅极和其第二P掺杂区域引出极相连接；第二PMOS管B的第一P掺杂区域引出极和第一PMOS管A的第二P掺杂区域引出极相连接，第二PMOS管B的栅极和其第二P掺杂区域引出极相连接，其第二P掺杂区域引出极和第二电阻端子相连接。在第二单向导通电阻单元里，第三PMOS管C的第一P掺杂区域引出极和第二电阻端子OUT相连接，其栅极和其第二P掺杂区域引出极相连接，第四PMOS管D的第一P掺杂区域引出极和第三PMOS管C的第二P掺杂区域引出极相连接，第四PMOS管D的栅极和其第二P掺杂区域引出极相连接，并且其第二P掺杂区域引出极和该第一电阻端子相连接。并且特别地，如上所述，第一PMOS管A的衬底引出极、第二PMOS管B的衬底引出极、第三PMOS管C的衬底引出极和第四PMOS管D的衬底引出极BULK保持电位浮空。
如上所述，上述各个PMOS管的第一P掺杂区域引出极可以为源极或漏极，对应地，各个PMOS管的第二P掺杂区域引出极可以为漏极或源极。
由此，结合图2，PMOS管A和B利用PMOS管的正向漏电特性构成向右的大电阻，而C和D构成向左的大电阻。四个管子构成一个可双向导通的等效大电阻R。当第一电阻端子IN电压大于第二电阻端子OUT电压并且不超过两倍的PMOS开启电压时，A管和B管工作在亚阈值导通区，有小电流从IN流过A和B到达OUT;同理，当OUT电压大于IN电压并且不超过两倍PMOS开启电压时，C管和D管工作在亚阈值导通区，有小电流从OUT流过D和C到达IN。MOS管的亚阈值电流的大小由以下公式给出：
I D = I 0 EXP V DS ξV T ;
由公式可知，用上述方式形成的IN与OUT之间的电流电压呈指数关系，四个PMOS管的衬底引出极（BULK）分别保持浮空，这种连接方式会降低PMOS衬偏效应的影响从而使工作在亚阈值区的PMOS管能流过更大电流，这样等效电阻R阻值可达到可用的109Ω数量级。
如图4所示，是本实用新型的MOS管电阻器的典型应用示意图。该应用为两级运算放大电路，其中INP、INN为输入端，OUTN、OUTP为输出端，四个RIN为偏置电阻，电路制造过程中引入的器件失配会导致高增益放大电路输出端饱和，例如运放输入对晶体管的1mV的失配会在增益为60dB的运放中被放大1000倍，由此在输出端造成1V的偏差。因此，必须用负反馈对此进行纠正，图4中是一种典型的负反馈方法，即在每一级高增益的放大器的输出端和输入端之间引入低通滤波器用于抑制低频信号，根据低频抑制要求，电容C和电阻R的值的选取要求-3dB频率在几十到几百赫兹，如果电容C选取为1pF，-3dB频率为100赫兹，则需要的R电阻值为1600兆欧姆（MΩ）。此时，可在集成电路中利用图2中的MOS管电阻器来构成R电阻，可很容易地实现该电阻值。这可在芯片内部实现，并且占用面积小，易于芯片集成，并且不会增加芯片的封装成本。

Claims (6)

1.一种MOS管电阻器，其特征在于，包括第一电阻端子、第二电阻端子、以及位于该第一电阻端子和第二电阻端子之间的单向导通电阻单元，该单向导通电阻单元包括第一PMOS管和第二PMOS管，其中，
该第一PMOS管的第一P掺杂区域引出极和该第一电阻端子相连接，该第一PMOS管的栅极和该第一PMOS管的第二P掺杂区域引出极相连接；
该第二PMOS管的第一P掺杂区域引出极和该第一PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的栅极和该第二PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的第二P掺杂区域引出极和该第二电阻端子相连接；
并且，该第一PMOS管的衬底引出极和该第二PMOS管的衬底引出极保持电位浮空。
2.根据权利要求1所述的MOS管电阻器，其特征在于，该第一PMOS管的第一P掺杂区域引出极为该第一PMOS管的源极，该第一PMOS管的第二P掺杂区域引出极为该第一PMOS管的漏极，该第二PMOS管的第一P掺杂区域引出极为该第二PMOS管的源极，该第二PMOS管的第二P掺杂区域引出极为该第二PMOS管的漏极。
3.根据权利要求1所述的MOS管电阻器，其特征在于，该第一PMOS管的第一P掺杂区域引出极为该第一PMOS管的漏极，该第一PMOS管的第二P掺杂区域引出极为该第一PMOS管的源极，该第二PMOS管的第一P掺杂区域引出极为该第二PMOS管的漏极，该第二PMOS管的第二P掺杂区域引出极为该第二PMOS管的源极。
4.一种MOS管电阻器，其特征在于，包括第一电阻端子、第二电阻端子、以及位于该第一电阻端子和第二电阻端子之间且相互并联的第一单向导通电阻单元以及第二单向导通电阻单元，该第一单向导通电阻单元包括第一PMOS管和第二PMOS管，该第二单向导通电阻单元包括第三PMOS管和第四PMOS管，其中，
该第一PMOS管的第一P掺杂区域引出极和该第一电阻端子相连接，该第一PMOS管的栅极和该第一PMOS管的第二P掺杂区域引出极相连接；
该第二PMOS管的第一P掺杂区域引出极和该第一PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的栅极和该第二PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的第二P掺杂区域引出极和该第二电阻端子相连接；
该第三PMOS管的第一P掺杂区域引出极和该第二电阻端子相连接，该第三PMOS管的栅极和该第三PMOS管的第二P掺杂区域引出极相连接；
该第四PMOS管的第一P掺杂区域引出极和该第三PMOS管的第二P掺杂区域引出极相连接，该第四PMOS管的栅极和该第四PMOS管的第二P掺杂区域引出极相连接，该第四PMOS管的第二P掺杂区域引出极和该第一电阻端子相连接；
并且，该第一PMOS管的衬底引出极、该第二PMOS管的衬底引出极、该第三PMOS管的衬底引出极和该第四PMOS管的衬底引出极保持电位浮空。
5.根据权利要求4所述的MOS管电阻器，其特征在于，该第一PMOS管的第一P掺杂区域引出极为该第一PMOS管的源极，该第一PMOS管的第二P掺杂区域引出极为该第一PMOS管的漏极，该第二PMOS管的第一P掺杂区域引出极为该第二PMOS管的源极，该第二PMOS管的第二P掺杂区域引出极为该第二PMOS管的漏极，该第三PMOS管的第一P掺杂区域引出极为该第三PMOS管的源极，该第三PMOS管的第二P掺杂区域引出极为该第三PMOS管的漏极，该第四PMOS管的第一P掺杂区域引出极为该第四PMOS管的源极，该第四PMOS管的第二P掺杂区域引出极为该第四PMOS管的漏极。
6.根据权利要求4所述的MOS管电阻器，其特征在于，该第一PMOS管的第一P掺杂区域引出极为该第一PMOS管的漏极，该第一PMOS管的第二P掺杂区域引出极为该第一PMOS管的源极，该第二PMOS管的第一P掺杂区域引出极为该第二PMOS管的漏极，该第二PMOS管的第二P掺杂区域引出极为该第二PMOS管的源极，该第三PMOS管的第一P掺杂区域引出极为该第三PMOS管的漏极，该第三PMOS管的第二P掺杂区域引出极为该第三PMOS管的源极，该第四PMOS管的第一P掺杂区域引出极为该第四PMOS管的漏极，该第四PMOS管的第二P掺杂区域引出极为该第四PMOS管的源极。
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CN113884659A (zh) * 2021-09-08 2022-01-04 中国航空工业集团公司西安航空计算技术研究所 一种滑油金属屑参数检测方法

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