CN202841577U - 电磁感应加热控制器专用soc芯片 - Google Patents

Abstract

一种电磁感应加热控制器专用SOC芯片，包括CPU和功能元件，该SOC芯片为20引脚芯片，其中，通信接口占用两个引脚，同步信号检测端占用两个引脚，八个模拟信号采样端占用八个引脚，其余八个引脚分别为浪涌电压检测端、与内部CPU直接连接的通用I/O端、驱动输出端、地端、电源输入端、浪涌电流检测端、内部运算放大器的输出端和负载反冲高压检测端，用于模拟信号采样的所述八个引脚中有一个与所述内部运算放大器连接、并且有复数个被复用为内部CPU的I/O端。本SOC芯片其具有多达8个模拟信号采样端和多个通用I/O端，适用范围更广。

Description

电磁感应加热控制器专用SOC芯片

技术领域

    本实用新型涉及电磁感应加热控制器，特别是一种电磁感应加热控制器专用SOC（System On Chip）芯片。

背景技术

由于电磁感应加热（Induction heating）效率高，能耗低，技术成熟，当前采用电磁感应加热烹调（Induction heating type cooking apparatus）应用日益增多，例如电磁灶、IH电饭煲以及变频微波炉等。另外在金属表面热处理、注塑机加热等工业方面也广泛地在采用电磁感应加热。

电磁感应加热控制器涉及功率控制、温度检测、浪涌检测、反冲高压检测等电路以及相应的保护电路，传统方法是利用通用微处理器来设计，设计周期长、成本高，同时，电路复杂，导致生产及维修成本高，稳定性较差。

随着电磁感应加热装置的发展，需要采样和控制的参数越来越多，人机交互信息也在不断增多。

发明内容

本实用新型的目的是提供一种电磁感应加热控制器专用SOC芯片，该专用SOC芯片不但能够简化电磁感应加热控制器的电路，降低电磁感应加热控制器的设计成本和生产成本，方便产品维修，提高产品的性能，而且具有更多的模拟信号采样端和I/O端，能够适用于更多的应用场合。

本发明采用的技术方案如下：一种电磁感应加热控制器专用SOC芯片，包括CPU和功能元件，该SOC芯片为20引脚芯片，其中，通信接口占用两个引脚，同步信号检测端占用两个引脚，八个模拟信号采样端占用八个引脚，其余八个引脚分别为浪涌电压检测端、与内部CPU直接连接的通用I/O端、驱动输出端、地端、电源输入端、浪涌电流检测端、内部运算放大器的输出端和负载反冲高压检测端，用于模拟信号采样的所述八个引脚中有一个与所述内部运算放大器连接、并且有复数个被复用为内部CPU的I/O端

优选地，所述功能元件包括ADC、多路开关、通信接口、一个OC门、一个与门、可编程脉冲发生器、运算放大器、计数器、状态寄存器、一个或非门、一个锁存器和第一～第四比较器；所述ADC、通信接口、可编程脉冲发生器、计数器和状态寄存器挂接在CPU总线上；七个模拟信号采样端通过所述多路开关与所述ADC的输入端连接，另一个模拟信号采样端依次通过所述运算放大器、所述多路开关与所述ADC的输入端连接；所述驱动输出端与所述OC门的漏极连接，OC门的源极接地、控制极接所述与门的输出端，与门的三个输入端分别接所述锁存器、可编程脉冲发生器和CPU的输出端；所述同步信号检测端、负载反冲高压检测端、浪涌电压检测端和浪涌电流检测端分别与所述第一～第四比较器连接，其中，第一和第二比较器的输出端分别接可编程脉冲发生器的启动端和脉宽调节端，第一和第二比较器的输出端还与所述计数器连接，第三和第四比较器的输出端通过所述或非门接所述锁存器的触发端，第一～第四比较器和锁存器的输出端另接至所述状态寄存器，锁存器的复位端接CPU。

优选地，所述功能元件还包括一个20～60KHz信号发生器和第一双路开关，所述20～60KHz信号发生器和第一比较器的输出端分别通过第一双路开关的两路接可编程脉冲发生器的启动端。

优选地，所述功能元件还包括一个具有可拆分和自填功能的标准定时器，所述定时器与CPU连接。

优选地，SOC芯片内还集成有看门狗电路，所述看门狗电路与CPU连接，并采用独立振荡器。

优选地，所述功能元件还包括FLASH-ROM、SRAM和EEROM。

优选地，SOC芯片内还集成有电源电路，所述电源电路与SOC芯片的电源输入端和地端连接，向SOC芯片内的电路提供VDD和1/2VDD两种工作电压。

优选地，第二和第三比较器的参考电压为1/2VDD，接于其反相端，第四比较器的参考电压为0V，接于其同相端，运算放大器的同相端接地。

优选地，所述通信接口为主从方式可选的标准IIC通信接口。

优选地，所述可编程脉冲发生器包括：脉冲宽度寄存器，用于存储用户设定的输出脉冲宽度；脉冲逼近预存器，用于存储用户设定的逼近速度；脉宽减小预存器，用于存储用户设定的减小速度；和脉冲宽度缓存器，其内的数值会按照脉冲逼近预存器中的逼近速度向脉冲宽度寄存器内的数值逼近直至相等，并且，其内的数值在所述脉宽调节端有控制信号期间，会按照脉宽减小预存器中的减小速度逐渐减小；当所述启动端有触发信号时，可编程脉冲发生器根据所述脉冲宽度缓存器内的数值输出一定宽度的单脉冲。

采用本专用SOC芯片，可以大大简化电磁感应加热控制器的设计，降低电磁感应加热控制器的成本，同时还可以大大提高电磁感应加热控制器的品质和制造效率。

同时，由于其具有多达8个模拟信号采样端和多个通用I/O（GPIO）端，能够采样更多的模拟量和实现更多的人机交互控制，适用范围更广。由于其通用I/O端和模拟信号采样端复用，大大节约了芯片引脚数量和减小了芯片的尺寸。

附图说明

图1为一些实施例电磁感应加热控制器专用SOC芯片的逻辑方框图；

图2为一些实施例中可编程脉冲发生器的逻辑框图。

具体实施方式

 本发明创造的发明人利用多年研究电磁感应加热技术的经验，设计了电磁感应加热控制器专用的SOC芯片。为使本领域技术人员更清楚地了解本实用新型，下面结合附图和实施例对本实用新型做进一步说明，这些说明不用于限制本实用新型的保护范围。

参照图1，本电磁感应加热控制器专用SOC芯片包括CPU 1和功能元件，该专用SOC芯片为20引脚芯片，其中，通信接口占用两个引脚                                               

和

，同步信号检测端占用两个引脚

和

，八个模拟信号采样端占用八个引脚

，其余八个引脚

分别为浪涌电压检测端、与内部CPU 1直接连接的通用I/O端、驱动输出端、地端、电源输入端、浪涌电流检测端、内部运算放大器的输出端和负载反冲高压检测端，用于模拟信号采样的所述八个引脚

中引脚

与内部运算放大器15连接，有五个引脚

被复用为内部CPU 1的I/O端。

在一些实施例中，集成在SOC芯片内的功能元件包括：ADC（模数转换器）2，第一多路开关3，第二多路开关3’，FLASH-ROM 5，EEROM 6，SRAM 7，定时器（TIM）8，通信接口9，OC门10，与门11，可编程脉冲发生器（PPG）12，20～60KHz信号发生器13，第一双路开关14，运算放大器15，第二双路开关16，计数器17，状态寄存器18，或非门19，锁存器20，第一比较器21，第二比较器22，第三比较器23和第四比较器24。ADC 2、通信接口9、可编程脉冲发生器12、计数器17、以及状态寄存器18均挂接在CPU 1总线。七个模拟信号采样端

通过第一多路开关3和第二多路开关3’与ADC 2的输入端连接，另一个模拟信号采样端依次通过运算放大器15、多路开关3与ADC 2的输入端连接；驱动输出端

与OC门10的漏极连接，OC门10的源极接地、控制极接与门11的输出端，与门11的三个输入端分别接锁存器20、可编程脉冲发生器12和CPU1的输出端；同步信号检测端

和

、负载反冲高压检测端、浪涌电压检测端

和浪涌电流检测端

分别与第一比较器21、第二比较器22、第三比较器23和第四比较器24连接，其中，第一比较器21的输出端接可编程脉冲发生器12的启动端，第二比较器22的输出端接可编程脉冲发生器12的脉宽调节端，第一比较器21和第二比较器22的输出端还与计数器17连接，第三比较器23和第四比较器24的输出端通过或非门19接锁存器20的触发端，第一比较器21、第二比较器22、第三比较器23、第四比较器24和锁存器20的输出端另接至状态寄存器18，锁存器20的复位端接CPU 1。

SOC芯片内还集成了看门狗电路（WDT）4，看门狗电路4选用16位的Watch-Dog-Timer，带有独立振荡器，看门狗电路4与CPU1连接，其工作中计数值可被CPU1读取。

SOC芯片内还集成了电源电路25，电源电路25与SOC芯片的电源输入端

和地端

连接，向SOC芯片内的电路提供VDD和1/2VDD两种工作电压。

ADC2采用一个10-bit 4-channel的模数转换器，它与第一多路开关3和第二多路开关3’配合将采样的电压、电流、温度等模拟信号转换为数字信号。

FLASH-ROM 5、SRAM 7和EEROM 6可以是独立于CPU1的器件，也可以为CPU1内置器件。

定时器8是一个具有可拆分和自填功能的16位标准定时器，定时器8与CPU1连接。

通信接口9采用主从方式可选的标准IIC通信接口，速率400Kbps、100Kbps、10Kbps可选，可由CPU1设置成主机或从机方式，用于与人机界面控制电路连接，同时FLASH-ROM 5的烧录（Flash-Programming）和EEROM6的数据传输也可采用此通信接口9进行。

20～60KHz信号发生器13和第一比较器21的输出端分别通过第一双路开关14的两路接可编程脉冲发生器12的启动端，向可编程脉冲发生器12的启动端提供触发信号，通过改变第一双路开关14的状态，可以切换可编程脉冲发生器12启动端触发信号的提供源。20~60KHz频率发生器13可以采用分频器实现，将系统时钟分频后得到20~60KHz信号。

计数器17选用一个16位计数器，计数器17通过第二双路开关16，可由CPU1控制，分别对第一比较器21和第二比较器22输出电平变化进行计数，同时CPU1可以对计数器17进行读取和清零操作。

第二比较器22和第三比较器23的参考电压为1/2VDD，接于其反相端，第四比较器24的参考电压为0V，接于其同相端，运算放大器15的同相端接地。

参照图2，一些实施例中，可编程脉冲发生器12的工作时钟接系统时钟，该可编程脉冲发生器12包括：脉冲宽度寄存器121、脉冲逼近预存器122、脉宽减小预存器123和脉冲宽度缓存器124，脉冲宽度寄存器121用于存储用户设定的输出脉冲宽度；脉冲逼近预存器122用于存储用户设定的逼近速度；脉宽减小预存器123用于存储用户设定的减小速度；脉冲宽度缓存器124实际控制可编程脉冲发生器12输出的脉冲宽度，当可编程脉冲发生器12的所述启动端有触发信号时，可编程脉冲发生器12根据脉冲宽度缓存器124内的数值输出一定宽度的单脉冲，当单个脉冲输出完成后，可编程脉冲发生器12输出将保持低电平状态，直到其启动端再次有触发信号。一般情况下，脉冲宽度缓存器124内的数值等于脉冲宽度寄存器121内的设定值，但用户通过CPU1写入脉冲宽度寄存器121的数值不是立刻更新到脉冲宽度缓存器124，而是逐渐地接近，更具体地说，脉冲宽度缓存器124内的数值会按照脉冲逼近预存器122中的逼近速度向脉冲宽度寄存器121内的数值逼近直至相等。另一方面，脉冲宽度缓存器124内的数值在所述脉宽调节端有控制信号期间，会按照脉宽减小预存器123中的减小速度逐渐减小，更具体地说，第二比较器22输出高电平期间，脉冲宽度缓存器124内的数值会按照脉宽减小预存器123中的减小速度逐渐减小。

下面进一步对其功能和原理进行说明：

可编程脉冲发生器12每次向外输出脉冲需要有启动脉冲的触发，该启动脉冲可以来源于第一比较器21或20~60KHz频率发生器13，具体可以在烧录时设定。可编程脉冲发生器12输出脉冲的宽度可以由CPU1预置，如果当前输出脉冲的宽度小于CPU1预置的宽度，则通过逐步增加脉冲宽度向预置的宽度靠拢，同时输出脉冲的宽度可以被第二比较器22检测到的反冲高压信号控制而逐步减小，逐步增加的速率和逐步减少的速率可以被CPU1的设置所控制。可编程脉冲发生器12实际输出脉冲的宽度能够被CPU1读取。

可编程脉冲发生器12输出的脉冲通过与门11输出到OC门10进而通过引脚

输出，用以驱动外围大功率电路向负载输出能量。OC门10的输出逻辑是：可编程脉冲发生器12输出高电平时OC门10导通，引脚③输出低电平；反之则OC门10关断，引脚③输出为高阻态。CPU1和锁存器20都可以通过与门11切断可编程脉冲发生器12输给OC门10的高电平，使引脚③输出呈高阻态。

引脚

和

通过外围电阻网络分别接在电感负载的两端，当电感负载中的能量变化发生极性转变时，第一比较器21输出将出现电平变化信号，该信号输出分为三路：一路到可编程脉冲发生器12的启动端，在CPU1许可的情况下，触发可编程脉冲发生器12输出一个脉冲；第二路到计数器17，第一比较器21输出每发生一次高低电平变化，则计数器17进行一次加一计数，CPU1可以定时访问该计数器17，用以统计可编程脉冲发生器12的工作频率；第三路到状态寄存器18，供CPU1检测第一比较器21当前的状态。

引脚

通过外围的电阻网络接电感负载的能量驱动端，对电感负载上产生的反向高压进行检测比较，当反向高压超过预定值时，第二比较器22输出一个从低往高的电平变化信号，该信号输出分三路：一路到可编程脉冲发生器12的脉宽调节端，对可编程脉冲发生器12原先被CPU1预先设定的脉冲宽度进行减小处理，其脉冲宽度每次的减小数值，受CPU1预先设置的速率控制；第二路到计数器17，第二比较器22输出每发生一次高低电平变化，则计数器17进行一次加一计数，CPU1可以定时访问该计数器17，用以了解反向高压过限的频度；第三路到状态寄存器18，供CPU1检测第二比较器22当前的状态。

引脚

通过外围电阻网络接到工作电流检测传感器上，在电流瞬时过限（浪涌电流）时，第四比较器24输出一个从低往高的电平变化信号，该信号输出分两路：一路通过或非门19触发锁存器20翻转；另一路到状态寄存器18供CPU1检测第四比较器24当前的状态。

引脚①接到工作电压检测传感器上，在电压瞬时过限（浪涌电压）时，第三比较器23输出一个从低往高的电平变化信号，该信号输出分两路：一路通过或非门19触发锁存器20翻转；另一路到状态寄存器18供CPU1检测第三比较器23当前的状态。

锁存器20被触发翻转后自我锁定，并输出两路信号：一路低电平信号通过与门11对可编程脉冲发生器12的输出进行截断，使OC门10关断，引脚③输出为高阻态；一路高电平信号到状态寄存器18供CPU1检测锁存器20当前的状态。锁存器20被触发翻转后的自我锁定需CPU1控制才能解锁复位，CPU1会循环检测状态寄存器18的状态，在检测到锁存器20被触发翻转后自我锁定的信号后，可以通过对电流、电压的状态进行判断再决定是否对锁存器20进行复位。

运算放大器15通过引脚

接电流传感器，对工作电流信号进行放大以后，通过第一多路开关3提供给模数转换器2，引脚与引脚

可以外接输入和反馈电阻用以控制运算放大器15的放大倍数。

CPU1通过模数转换器2、第一多路开关3和第二多路开关3’的选择，对模拟信号进行数字转换和检测。本SOC中一个ADC2通过第一多路开关3和第二多路开关3’分为八路，分别对电流、电压、温度等模拟信号进行模数转换，其中电流信号经过运算放大器15放大后，在内部直接连接第一多路开关3。引脚

可用于将电压、温度信号引入第一多路开关3和第二多路开关3’的其它七路，进行模数转换，进而提供给CPU1处理。采用该SOC芯片，可以实现电磁炉炉面多点测温，以更精确地实现温度检测和控制。

引脚②为一个通用的输出、输入（GPIO）端口；引脚

、

为公共地和电源引脚，引脚

给芯片提供稳定工作电源，同时也可给内部的ADC2提供参考电压。

为了更加通用，并能减小芯片体积和引脚数量，引脚

除了作为ADC 2的一个输入端口外，它的另一个功能是通用的输出、输入（GPIO）端口，可以被程序在运行中灵活选择；

GPIO端（即引脚②）、ADC复用引脚

、驱动输出端（即引脚③）、通信接口9的SCL和SDA（即引脚

）的初始态均为高阻态，即开路。

本SOC芯片内置高精度振荡器、低电压复位、基准电压及其相关逻辑控制电路等，具有TIMER、ADC、IIC三个中断源。高精度振荡器包括用于产生系统时钟的8MHz振荡器和用于WDT的32KHz振荡器。低电压复位具有2级可选复位电压，分别是：4.2V、3.8V；缺省为3.8V。

一个优选的实施例SOC芯片，采用SOP封装，其CPU1采用快速的1T（单时钟周期指令）的8位微处理器，Flash-ROM5容量为8 KB，SRAM7的容量≥128B，EEROM6的容量为256B，Flash-ROM5的烧写采用2线Flash-Programming Interface，与IIC通信口9共用。同时，该实施例SOC芯片具有省电模式（STOP-MODE，也称POWER DOWN MODE），可以进到STOP-MODE，可由IIC中断唤醒STOP-MODE。

以上结合实施例对本实用新型做了详细的说明，这些说明不应理解为对本实用新型保护范围的限制。根据本申请文件的说明，本领域技术人员还可以对本申请做一些等同变换或修改，例如：可以省略第二双路开关16，而用两个计数器分别接在第一比较器21和第二比较器22的输出端；也可以采用内含FLASH-ROM 、和/或EEROM、和/或SRAM 、和/或定时器的CPU，而省略掉图1中的FLASH-ROM5 、和/或EEROM6、和/或SRAM7 、和/或定时器8；比较器的参考电压也可以不为1/2VDD，也可以用一个八路开关替代第一多路开关3和第二多路开关3’，等等。本实用新型的保护范围应以所附权利要求书为准。

Claims (10)

1.一种电磁感应加热控制器专用SOC芯片，包括CPU和功能元件，其特征在于：该SOC芯片为20引脚芯片，其中，通信接口占用两个引脚，同步信号检测端占用两个引脚，八个模拟信号采样端占用八个引脚，其余八个引脚分别为浪涌电压检测端、与内部CPU直接连接的通用I/O端、驱动输出端、地端、电源输入端、浪涌电流检测端、内部运算放大器的输出端和负载反冲高压检测端，用于模拟信号采样的所述八个引脚中有一个与所述内部运算放大器连接、并且有复数个被复用为内部CPU的I/O端。

2.根据权利要求1所述的专用SOC芯片，其特征在于：所述功能元件包括ADC（2）、多路开关（3）（3’）、通信接口（9）、一个OC门（10）、一个与门（11）、可编程脉冲发生器（12）、运算放大器（15）、计数器（17）、状态寄存器（18）、一个或非门（19）、一个锁存器（20）和第一～第四比较器（21～24）；

所述ADC（2）、通信接口（9）、可编程脉冲发生器（12）、计数器（17）和状态寄存器（18）挂接在CPU总线上；

七个模拟信号采样端通过所述多路开关（3）（3’）与所述ADC（2）的输入端连接，另一个模拟信号采样端依次通过所述运算放大器（15）、所述多路开关（3）与所述ADC（2）的输入端连接；

所述驱动输出端与所述OC门（10）的漏极连接，OC门（10）的源极接地、控制极接所述与门（11）的输出端，与门（11）的三个输入端分别接所述锁存器（20）、可编程脉冲发生器（12）和CPU（1）的输出端；

所述同步信号检测端、负载反冲高压检测端、浪涌电压检测端和浪涌电流检测端分别与所述第一～第四比较器（21～24）连接，其中，第一和第二比较器（21、22）的输出端分别接可编程脉冲发生器（12）的启动端和脉宽调节端，第一和第二比较器（21、22）的输出端还与所述计数器（17）连接，第三和第四比较器（23、24）的输出端通过所述或非门（19）接所述锁存器（20）的触发端，第一～第四比较器和锁存器的输出端另接至所述状态寄存器（18），锁存器（20）的复位端接CPU。

3.根据权利要求2所述的专用SOC芯片，其特征在于：所述功能元件还包括一个20～60KHz信号发生器（13）和第一双路开关（14），所述20～60KHz信号发生器（13）和第一比较器（21）的输出端分别通过第一双路开关（14）的两路接可编程脉冲发生器（12）的启动端。

4.根据权利要求2所述的专用SOC芯片，其特征在于：所述功能元件还包括一个具有可拆分和自填功能的标准定时器（8），所述定时器与CPU连接。

5.根据权利要求2所述的专用SOC芯片，其特征在于：SOC芯片内还集成有看门狗电路（4），所述看门狗电路与CPU连接，并采用独立振荡器。

6.根据权利要求2所述的专用SOC芯片，其特征在于：所述功能元件还包括FLASH-ROM（5）、SRAM（7）和EEROM（6）。

7.根据权利要求2所述的专用SOC芯片，其特征在于：SOC芯片内还集成有电源电路（25），所述电源电路与SOC芯片的电源输入端和地端连接，向SOC芯片内的电路提供VDD和1/2VDD两种工作电压。

8.根据权利要求7所述的专用SOC芯片，其特征在于：第二和第三比较器（22、23）的参考电压为1/2VDD，接于其反相端，第四比较器（24）的参考电压为0V，接于其同相端，运算放大器（15）的同相端接地。

9.根据权利要求2所述的专用SOC芯片，其特征在于：所述通信接口（9）为主从方式可选的标准IIC通信接口。

10.根据权利要求2所述的专用SOC芯片，其特征在于：所述可编程脉冲发生器（12）包括

脉冲宽度寄存器（121），用于存储用户设定的输出脉冲宽度；

脉冲逼近预存器（122），用于存储用户设定的逼近速度；

脉宽减小预存器（123），用于存储用户设定的减小速度；和

脉冲宽度缓存器（124），其内的数值会按照脉冲逼近预存器（122）中的逼近速度向脉冲宽度寄存器（121）内的数值逼近直至相等，并且，其内的数值在所述脉宽调节端有控制信号期间，会按照脉宽减小预存器（123）中的减小速度逐渐减小；

当所述启动端有触发信号时，可编程脉冲发生器根据所述脉冲宽度缓存器（124）内的数值输出一定宽度的单脉冲。

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